Y=~版图设计
Y=~(A+B(C+D))版图设计
成绩评定表课程设计任务书目录1绪论 (1)1.1设计背景 (1)1.2 设计目标 (1)2 Y=A+B（C+D）的电路和版图设计 (3)2.1电路原理图 (3)2.2 Y=A+B(C+D) 的电路仿真观察波形 (4)2.3 Y=A+B(C+D) 的版图绘制 (5)2.4 Y=A+B(C+D) 的版图仿真观察波形 (5)2.5 LVS检查匹配 (6)总结 (8)参考文献 (9)附录一电路原理图网表 (10)附录二版图图网表 (10)1绪论1.1设计背景随着集成电路技术的日益进步，使得计算机辅助设计（CAD）技术已成为电路设计师不可缺少的有力工具[1]。
国内外电子线路CAD软件的相继推出与版本更新，使CAD技术的应用渗透到电子线路与系统设计的各个领域，如芯片版图的绘制、电路的绘图、模拟电路仿真、逻辑电路仿真、优化设计、印刷电路板的布线等。
CAD技术的发展使得电子线路设计的速度、质量和精度得以保证[2]。
在众多的CAD工具软件中，Spice程序是精度最高、最受欢迎的软件工具，tanner是用来IC版图绘制软件，许多EDA系统软件的电路模拟部分是应用Spice程序来完成的，而tanner软件是一款学习阶段应用的版图绘制软件，对于初学者是一个上手快，操作简单的EDA软件。
Tanner集成电路设计软件是由Tanner Research 公司开发的基于Windows 平台的用于集成电路设计的工具软件。
该软件功能十分强大，易学易用，包括S-Edit，T-Spice，W-Edit，L-Edit与LVS，从电路设计、分析模拟到电路布局一应俱全。
其中的L-Edit版图编辑器在国内应用广泛，具有很高知名度。
L-Edit Pro是Tanner EDA软件公司所出品的一个IC设计和验证的高性能软件系统模块，具有高效率，交互式等特点，强大而且完善的功能包括从IC设计到输出，以及最后的加工服务，完全可以媲美百万美元级的IC设计软件。
电路版图设计一般流程
电路版图设计一般流程1. 确定需求和规格在开始设计电路板之前，首先需要明确产品的具体需求和规格。
这包括产品的功能要求、性能要求、工作环境等。
只有清楚明确了需求和规格，才能够确定电路板设计的方向和目标。
2. 选择器件根据产品的需求和规格，选择适合的器件和元器件。
这包括集成电路、传感器、连接器等各种器件。
在选择器件时，需要考虑器件的性能、价格、供货周期等因素，确保选择的器件能够满足产品的需求。
3. 电路原理图设计根据选定的器件，绘制电路原理图。
电路原理图是电路板设计的基础，它反映了整个电路的连接关系和工作原理。
在设计电路原理图时，需要考虑电路的稳定性、可靠性和性能，确保电路能够正常工作。
4. PCB布局设计根据电路原理图，设计PCB（Printed Circuit Board）的布局。
PCB布局设计是电路板设计的关键环节，它直接影响到电路板的性能和可靠性。
在进行PCB布局设计时，需要考虑到器件的布局、信号的传输路径、电源的分布等因素，确保布局的合理性和稳定性。
5. 电路仿真和调试完成PCB布局设计后，需要进行电路仿真和调试。
通过电路仿真软件模拟电路的工作过程，检验电路的稳定性和性能。
根据仿真结果进行调整和优化，直到满足产品的需求为止。
6. PCB制造和组装完成电路板设计后，需要将PCB制造出来，并进行元器件的组装。
选择信誉良好的PCB制造厂商和组装厂商，确保PCB的质量和可靠性。
在组装过程中，需要注意器件的焊接、布线和测试，确保电路板能够正常工作。
7. 电路测试和验证完成PCB制造和组装后，需要进行电路的测试和验证。
通过各种测试方法对电路板进行验证，确保电路的稳定性和性能。
如果测试通过，就可以将电路板用于产品中；如果测试不通过，需要进行调整和优化，直到满足产品的要求为止。
总的来说，电路板设计是一项复杂而严谨的工作，需要经过多个环节的精心设计和调试。
只有经过严密的设计流程，才能确保最终产品的质量和性能。
版图设计课件 PPT
一、双极集成电路工艺的基本流程
实现选择性掺杂的三道基本工序
(3)掺杂：在半导体基片的一定区域掺入一定浓度的杂质 元素，形成不同类型的半导体层，来制作各种器件。掺 杂工艺主要有两种：扩散和离子注入。
扩散：在热运动的作用下，物质的微粒都有一种从高浓 度的地方向低浓度的地方运动的趋势。在IC生产中，扩 散的同时进行氧化。
结论：对采用PN结隔离的双极IC基本工艺，与制作NPN 晶体管的基本工艺相比，只需增加外延工艺，当然工艺步 骤要增加不少。
一、双极集成电路工艺的基本流程
PN结隔离双极IC工艺基本流程
衬底材料(P型硅)－ 埋层氧化－埋层光刻 －埋层掺杂(Sb)外延 (N型硅)隔离氧化－隔离光刻 －隔离掺杂(B)－ 基区氧化－基区光刻 －基区掺杂(B)和发射区氧化－
一、双极集成电路工艺的基本流程
工艺类型简介
按照制造器件的结构不同可以分为： 双极型：由电子和空穴这两种极性的载流子作为在有源
区中运载电流的工具。 MOS型：PMOS工艺、NMOS工艺、CMOS工艺 BiCMOS集成电路：双极与MOS混合集成电路
按照MOS的栅电极的不同可以分为： 铝栅工艺、硅栅工艺（CMOS制造中的主流工艺）
(2) 光刻2：场氧光刻，又称为有源区光刻。将以后作为有源区区域的 氧(3化) 氧层化和氮层化生硅长层。保在留没，有其氮余化区硅域层的保氧护化的层区和氮化硅全部去除。 域（即场区）生长一层较厚的氧化层。图中 表面没有氧化层的区域即为有源区。
三、CMOS集成电路工艺流程
3. 生长栅氧化层和生成多晶硅栅电极 确定了有源区以后，就可以制作MOS晶体管。首先按下述步骤生长栅 氧化层和制作栅电极。 (1) 生长栅氧化层。去除掉有源区上的氮化硅层及薄氧化层以后，生长 一层作为栅氧化层的高质量薄氧化层。 (2) 在栅氧化层上再淀积一层作为栅电极材料的多晶硅。 (3) 光刻3：光刻多晶硅，只保留作栅电极以及起互连作用的多晶硅。 光刻后的剖面图如图所示。
版图设计及举例教学课件
原则: 对称性
对称性可以帮助创建平衡和 稳定感，使版图更加美观和 整齐。
原则: 平衡性
平衡性是指在版图中平衡各 个元素的重量和空间分布。
原则: 重复性
通过重复使用某些元素，可以增加版图的统一 性和可读性。
原则: 简洁性
简洁性是指通过精练的信息和简单的设计元素 来传达清晰的信息。
PPT是一个简便实用的工具，可以于制作简单而有效的版图设计。
制作一个版图设计的教学PPT
通过详细讲解PPT基本操作、选择场景和主题、制定版图设计要素和原则、 界面元素的选择与搭配以及制作过程中的技巧和注意事项，让观众学会制作 精美的版图设计教学PPT。
结束语
总结版图设计的重要性和作用，告诉观众掌握版图设计技能的必要性。 感谢观众的收听和观看！
版图设计的要素和原则
要素: 布局
布局是指将内容元素有机地组合在一起，创造 出视觉上的平衡和整体感。
要素: 色彩
色彩可以增加版图的视觉吸引力，并传达特定 的情感和氛围。
要素: 字体
字体的选择和排版可以影响版图的可读性和视 觉效果。
要素: 图片与图标
图片和图标可以增加版图的信息量和吸引力。
原则: 单一性
实例：版图设计要素和原则
通过选取一个场景，分析其版图设计要素和原则，并呈现一些成功的版图设计案例。
版图设计的实现方法
Photoshop、Illustrator、Sketch等工具
可以使用专业设计软件进行版图设计和编辑。
在线版图设计工具
有一些在线工具可以让您快速创建精美的版图设计。
使用PPT制作版图
版图设计及举例教学课件 PPT
版图设计基础
（1）检查内容丰富、准确
（2）具有两种文件运行方式
（3）运行结果浏览方便。通过Calibre RVE和版图编辑器分 析DRC的结果并进行查错，准确快捷，一目了然
• Diva DRC工具
是Cadence公司开发，嵌入版图设计工具 之中。可以在版图设计工具Virtuoso中，通 过单击图形界面中的Verify菜单，并点击其 中的DRC子菜单，就可以进行DRC检查
- 验证工具 - 设计规则验证工具 - LVS工具 - 提取工具 - 节电高亮工具
用整套Tanner软件设计集成电路的流程
L-edit版图编辑器简介
• 安装在window下，简单易学，价格便宜 • 采用以单元为基础的层次化设计 • 嵌入了DRC工具、版图提取工具、截面观
察器、节点高亮
Oasis格式文件比GDSII紧凑，而且能够更有效 的表达平面数据。可以处理64位数据
Tanner research 公司 Tanner EDA工具
• 前端设计工具 -电路设计工具（S-Edit） -仿真验证工具（T-Spice） -波形分析工具（W-Edit） • 物理版图设计工具
L-Edit版图编辑器 - L-Edit交互式DRC验证工具 - 电路驱动版图设计工具 - 标准单元布局布线工具
• CIF格式 用文本命令来表示掩膜分层和版图图形，通过对
基本图形的描述、图形定义描述、附加图样调用 功能，可以实现对版图的层次性描述。采用字符 格式，可读性较强 EDIF格式 是电路的一种二进制描述，带有电路的单元符号 （symbol）信息，也是纯文本，主要用于电路数 据交换。EDIF文件可读性强 Oasis格式
ERC检查的主要错误有如下几种：
1.2基本门电路设计-版图绘制
集成电路设计实习Integrated Circuits Design LabsI t t d Ci it D i L b单元实验一（第二次课）基本门电路设计－－版图设计2006-2007 Institute of Microelectronics Peking University实验目的及时间安排z内容一：z掌握基本门电路的版图设计z熟悉Cadence版图设计、版图验证工具的使用z内容二：z完成2与非门的设计，包括原理图输入、电路仿真、版图设计、版图验证Institute of Microelectronics, Peking University集成电路设计实习－单元实验一Page21. 版图图层z本课程中使用CSMC双硅三铝混合信号工艺，主要的设计层包括z TB：tub，n阱，作为pmos器件衬底z TO：Thin Oxide，有源区，作为mos的源漏区Thin Oxidez GT：gate，多晶硅1，作为mos栅极z SP：P＋注入区z SN：N＋注入区z W1：接触孔，金属1到多晶硅和有源区的接触孔z A1：铝1，第一层金属z W2：通孔1，金属1和金属2的接触孔z A2：铝2，第二层金属z W3：通孔2，金属2和金属3的接触孔z CP：bond pad，pad开孔z IM：第二层多晶硅电阻阻挡层z PC：poly Cap，用作多晶硅电容上极板和多晶硅电阻的第二层多晶硅l Cz PT：p tub，p阱，作为nmos器件衬底z详细的工艺信息请参考设计规则（在CSMC05MS/docs目录下）Institute of Microelectronics, Peking University集成电路设计实习－单元实验一Page32. 由电路图产生初始版图z VirtuosoXL为cadence的连接关系驱动定制版图设计工具z启动Virtuoso XLz第一步：打开inv的schematic viewz第二步：Schematic窗口：Tools->Design Synthesis->Layout XLz Create Newz OKz OK，弹出Virtuoso XL窗口Vi t XLz在Virtuoso XL窗口中，Design->GenFrom Source Layout，弹出yGeneration Options对话框（下页）Institute of Microelectronics, Peking University集成电路设计实习－单元实验一Page4z Layout Generation部分z选中I/O Pins，Instances，Transistor Chaining，TransistorTransistor Chaining TransistorFoldingz I/O Pins部分z DefaultsD f lz Layer/Master选择A1层z选中Createz Applyz Pin Label Shapez点击Pin Label Options，在弹出的对话框中选中Layer Name后面的SameLayer Name SameAs Pinz点击OK后出现下页图，按照前面的设计要求进行版图设计Institute of Microelectronics, Peking University集成电路设计实习－单元实验一Page5Inv的版图设计z在此基础上添加电源线vdd，地线gnd（可参考下页快捷键）z按照电路图用相应的层把mos管的各端连线画出来z把vdd和N阱相连（用CSMC05MS库中的ntap），把gnd和衬底相连（用tCSMC05MS库中的ptap ）z按照标准单元的画法，单元有统一的高度（这里是24um），统一的vdd和gnd走线宽度（2um）和位置（vdd走线在单元的最上端，gnd在最下端）Institute of Microelectronics, Peking University集成电路设计实习－单元实验一Page6Virtuoso Layout Editor常用操作z Instance（添加元件，快捷键i）g（画矩形，快捷键），yg（画多边形，快捷键z Rectangle r PolygonP），Path（画长连线，快捷键p）pyz Copy（c），Move（m），Stretch（s）z Merge（把多个相互重叠的图形合并成一块，M）Create Ruler Clear All Rulersz Create Ruler（添加标尺，快捷键k），Clear All Rulers（K）z Descend（X），Return（B）z Zoom in by 2（^z），Zoom out by 2（Z），Fit（f）z Option－>Display（e）中可以设置一些参数z在命令过程中可以利用F3键打开该命令相关的选项，帮助我们调整命令参数（很有帮助！）Institute of Microelectronics, Peking University集成电路设计实习－单元实验一Page73. 版图的验证DRCz在Layout窗口中，Verify->DRCz在Rules File一项中，填入divaDRC.rul，若该文件不在启动目录下，还应写上路径z取消Rules Library选项Rules Libraryz OKz在CIW中可以看到DRC的结果，按说明改掉图中的error，直到Total errors found为0Institute of Microelectronics, Peking University集成电路设计实习－单元实验一Page84. 版图的器件提取和LVS检查z在做LVS之前，要把版图中的管子信息和pin的信息提取出来，这就是Extractz在Layout窗口中，Verify->Extractz Rules File一项中，填入在Rules FiledivaEXT.rul，若该文件不在启动目录下，还应写上路径z取消Rules Library选项Rules Libraryz OK在中可以看到是否成z CIW Extract功，一般情况下Total errorsfound都为0z执行的结果是cell inv产生了一个extracted viewInstitute of Microelectronics, Peking University集成电路设计实习－单元实验一Page9LVSz在Layout窗口中，Verify->LVSz Library和Cell中分别填入库名字design03和单元名字inv，View中对应于schematic的填入schematic，对应于extracted的填入extracted（这些信息也可以通过Browse或者BSel by Cursor得到）在一项中，填入z Rules FiledivaLVS.rul，若该文件不在启动目录下，还应写上路径z点击Run，运行几秒后会出现“Analysis Job Succeeded”的提示z点击Output，观看结果。
版图设计基础new
硅芯片上的电子世界--电容
• 电容：一对电极中间夹一层电介质的三明治结构； • 硅芯片上的薄膜电容：
几十微米
上电极：金属或多晶硅 氧化硅电介质 下电极：金属或多晶硅 硅片
• 集成电路中的集成电容
• 金属-金属（多层金属工艺，MIM） • 金属-多晶硅 • 多晶硅-多晶硅（双层多晶硅工艺,PIP）
方块电阻： R=ρL/S=ρL/dW=(ρ/d)L/W R = ρ/d R=R L/W 方块电阻与半导体的掺杂水平和掺杂区的结深有关 对于集成电路来说，方块电阻是基本单位，量纲是Ω/ 只要知道材料的方块电阻，就可以根据所需要的电阻值计算 出电阻的方块数，即电阻条的长度和宽度比 栅极多晶：2-3 Ω/ ;金属：20-100m Ω/ 多晶：20-30 Ω/ ;扩散区：2-200 Ω/
接触孔层和通孔层
• 接触孔包括有源区接触孔（Active Contact）和多晶硅接 触孔（poly contact） • 有源区接触孔用来连接第一层金属和N+或P+区域，在版 图设计中有源区接触孔的形状通常是正方形。 • 应该尽可能多地打接触孔，这是因为接触孔是由金属形成， 存在一定的阻值，假设每个接触孔的阻值是R，多个接触 孔相当于多个并联的电阻
版图设计（物理层设计）
• 版图设计的目标：实现电路正确物理连接，将设计好的 电路映射到硅片上进行生产。芯片面积最小，性能优化 （连线总延迟最小） 集成电路设计的最终目标
• 版图设计的重要性：
电路功能和性能的物理实现；
布局、布线方案决定着芯片正常工作、面积、速度； • 经验很重要。 版图设计包括： 基本元器件版图设计； 布局和布线； 版图检验与分析。
绘图层
• • • • • • • • • • N阱层（N Well） 有源区层（Active） 多晶硅栅层（Poly） P选择层（P Select） N选择层（N Select） 接触孔层（Contact） 通孔层（Via） 金属层（Metal） 文字标注层（Text） 焊盘层（Pad）
版图设计实验报告
版图设计实验——三输入与或非门的版图实现一、实验要求1、熟悉UNIX基本命令的使用2、了解Cadence软件的使用方法3、掌握半导体集成电路的设计规则4、能够实现基本CMOS集成电路的版图设计二、实验内容使用Cadence Tools实现三输入或与非门（C=)(）电路的版图+F∙AB设计,并实现其设计规则检查（DRC）和电路图与版图一致性对照检查（LVS）。
三、实验设备计算机（内含UNIX系统），Cadence Tool四、实验原理及电路结构分析实验要求实现三输入或与非门电路的版图，则首先要分析此或与非门的电路结构，根据集成电路的有关知识，实现这样的电路，如果使用全互补CMOS集成电路的话，要使用至少6个晶体管，其中NMOS管3个，PMOS管3个。
由于电路结构要求输出函数为C+(，因此根据CMOS集成电路的=)F∙AB设计规则：NMOS逻辑块接地，PMOS逻辑块接高电平，且对NMOS逻辑块，遵循“与串或并”的规律；对PMOS逻辑块，遵循“与并或串”的规律。
：逻辑电路图如下：根据NMOS、PMOS逻辑块电路的设计规则得到晶体管级电路图如下：该电路图实现的逻辑功能 A B C管子工作状态 输出C B A F ∙+=)( 0 0 0 P 管导通；N 管截止 10 0 1 t1、t2导通，t3截止；t4导通，t5、t6截止 10 1 0 t1、t2截止，t3导通；t4、t5、t6截止 10 1 1 t1、t2、t3截止；t4、t5导通，t6截止 01 0 0 t1、t2截止，t3导通；t4、t5、t6截止 11 0 1 t1、t2、t3截止；t4、t6导通，t5截止 01 1 0 t1、t2截止，t3导通；t4、t5、t6截止 11 1 1 P 管截止；N 管道通0 在初步分析了电路的结构和逻辑功能之后，接下来就是要具体的进行该电路的版图设计工作了，首先要明确几个概念。
1、版图设计规则。
主要有两种，一种是微米（um-microm ）设计规则，它是一种以微米为单位的直接描述版图的最小允许尺寸，是一种绝对单位的设计规则；另一种是λ为单位的设计规则，该规则是一种相对单位，若某工艺的特征尺寸为A ，则m A μλ2=，规定最小线宽为λ2，其它最小允许尺寸均表示为λ的整数倍。
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设计背景.................................................. 错误!未定义书签。
设计目标................................................. 错误!未定义书签。
2 Y=A+B（C+D）的电路和版图设计........................... 错误!未定义书签。
电路原理图................................................ 错误!未定义书签。
Y=A+B(C+D) 的电路仿真观察波形............................ 错误!未定义书签。
Y=A+B(C+D) 的版图绘制.................................... 错误!未定义书签。
Y=A+B(C+D) 的版图仿真观察波形............................ 错误!未定义书签。
LVS检查匹配............................................. 错误!未定义书签。
总结..................................................... 错误!未定义书签。
参考文献.................................................. 错误!未定义书签。
附录一电路原理图网表..................................... 错误!未定义书签。
附录二版图图网表......................................... 错误!未定义书签。
1绪论设计背景随着集成电路技术的日益进步，使得计算机辅助设计（CAD）技术已成为电路设计师不可缺少的有力工具[1]。
国内外电子线路CAD软件的相继推出与版本更新，使CAD技术的应用渗透到电子线路与系统设计的各个领域，如芯片版图的绘制、电路的绘图、模拟电路仿真、逻辑电路仿真、优化设计、印刷电路板的布线等。
CAD技术的发展使得电子线路设计的速度、质量和精度得以保证[2]。
在众多的CAD工具软件中，Spice程序是精度最高、最受欢迎的软件工具，tanner是用来IC版图绘制软件，许多EDA系统软件的电路模拟部分是应用Spice程序来完成的，而tanner软件是一款学习阶段应用的版图绘制软件，对于初学者是一个上手快，操作简单的EDA软件。
Tanner集成电路设计软件是由Tanner Research 公司开发的基于Windows 平台的用于集成电路设计的工具软件。
该软件功能十分强大，易学易用，包括S-Edit，T-Spice，W-Edit，L-Edit与LVS，从电路设计、分析模拟到电路布局一应俱全。
其中的L-Edit版图编辑器在国内应用广泛，具有很高知名度。
L-Edit Pro是Tanner EDA软件公司所出品的一个IC设计和验证的高性能软件系统模块，具有高效率，交互式等特点，强大而且完善的功能包括从IC设计到输出，以及最后的加工服务，完全可以媲美百万美元级的IC设计软件。
L-Edit Pro包含IC设计编辑器(Layout Editor)、自动布线系统(Standard Cell Place & Route)、线上设计规则检查器（DRC）、组件特性提取器（Device Extractor）、设计布局与电路netlist的比较器(LVS)、CMOS Library、Marco Library，这些模块组成了一个完整的IC设计与验证解决方案。
L-Edit Pro丰富完善的功能为每个IC设计者和生产商提供了快速、易用、精确的设计系统。
设计目标1.用tanner软件中的原理图编辑器S-Edit编辑Y=A+B(C+D)电路原理图。
2.用tanner软件中的W-Edit对Y=A+B(C+D)的电路进行仿真，并观察波形。
3.用tanner软件中的L-Edit绘制Y=A+B(C+D)的版图，并进行DRC验证。
4.用W-Edit对Y=A+B(C+D)的版图电路进行仿真并观察波形。
5.用tanner软件中的layout-Edit对Y=A+B(C+D)进行LVS检验观察原理图版图的匹配程度。
2．Y=A+B（C+D）的电路和版图设计电路原理图Y=A+B(C+D)的电路原理如图所示。
当输入的信号ABCD满足0000、0001，或0010等，即满足上拉网络导通的条件时，输出Y为高电平。
当输入信号为1010或1000等满足下拉网络导通的条件时，输出Y为低电平。
实现Y=A+B(C+D) 的逻辑运算。
通过真值表可以得出当输入信号为0000、0001、0010、0011、0100时输出Y为高电平，其余的输入信号可以的到低电平。
图 Y=A+B(C+D)的电路原理图Y=A+B(C+D)的电路仿真观察波形给Y=A+B(C+D) 的输入加激励，高电平为Vdd=5V，低电平为Gnd，将输入信号设置成不同的周期，ABCD信号的周期分别为800ns、400ns、200ns和100ns。
此时能将输入为0000—1111所产生的结果都输出。
并添加输入输出延迟时间，进行仿真，并输出波形；波形图如图所示。
当输入为0000、0001、0010、0011、0100时输出为高电平。
其余的输出都为低电平。
由于竞争冒险，所以将上升延时下降延时时间降低。
再将B信号的输入提前10ns输入来去掉竞争冒险产生的毛刺。
图 Y=A+B(C+D)电路输入输出波形图Y=A+B(C+D)的版图绘制用L-Edit版图绘制软件对Y=A+B(C+D)电路进行版图绘制，同时进行DRC验证，查看输出结果，检查无错误；版图和输出结果如图所示。
在对节点进行标注时注意输入法的设置要使用美式键盘，否则会在生成网表时产生错误。
图 Y=A+B(C+D)与或门电路版图及DRC验证结果Y=A+B(C+D)的版图仿真观察波形与Y=A+B(C+D)电路原理图仿真相同，添加激励、电源和地，同时观察输入输出波形；波形如图所示。
Y=A+B(C+D)电路的版图仿真波形与原理图的仿真输出波形基本一致，并且符合输入输出的逻辑关系，电路的设计正确无误。
同样为了去掉竞争冒险我将B输入信号提前10ns输入。
图 Y=A+B(C+B)版图输入输出波形图LVS检查匹配用layout-Edit对Y=A+B(C+D) 电路进行LVS检查验证，首先添加输入输出文件即电路原理图和版图的输出网表分别为.sp文件和.spc文件，选择要查看的输出，在进行匹配时要现将电路原理图和版图的输入激励进行屏蔽否则会在匹配过程中产生警告。
观察输出结果检电路原理图与版图的匹配程度，输出结果如图所示。
图 Y=A+B(C+D)电路的LVS检查匹配图从以上可以看出完全匹配。
这里为了匹配时无警告已经将输入激励和电源屏蔽掉总结经过多次的修改和调试，本次设计经过验证，可以达到所需的功能，达到了设计的要求。
以下是本次试验的心得：在实验的开始阶段，对所设计的电路进行了波形仿真，发现波形仿真的结果有竞争冒险的毛刺，为了去除竞争冒险我将上升下降延时变小、将时钟周期变大，同时将B信号提前10ns输入。
在进行版图的网表生成时注意网表上标注的节点要使用美式键盘输入否则网表上会出现错误的节点信息。
在进行原理图和版图对比匹配时要注意屏蔽掉输入的电源和激励。
我觉得我们学习不能完全以来波形仿真，否则，出现任何一点小的误差就会导致整个文件系统的编译出错。
总之，模拟集成电路版图设计作为前沿学科，对于我们专业的学生来说，学习对我们知识面以及运用知识的能力的提高有很大的帮助。
相信自己学习的脚步不会停止！感谢老师孜孜不倦的教诲。
相信在学习过程中自己思维能力、学习能力、思考方式的提高，定会在以后的学习过程中给我带来很大的帮助。
参考文献[1]廖裕平，陆瑞强.Tanner pro集成电路设计与布局实战指导.全华科技图书股份有限公司印行,2006.[2]张志刚等著.模拟电路版图的艺术.科学出版社,2009.附录一电路原理图网表：* SPICE netlist written by S-Edit Win32* Written on Jul 2, 2013 at 23:31:28* Waveform probing commands*.probe.include D:\tanner\TSpice70\models\.options probefilename="D:\tanner\LIE\"+ probesdbfile="D:\tanner\LIE\"+ probetopmodule="Module0"*.param l=*Vdd Vdd Gnd 5*.tran/op 10n 800n method=bdf*.print tran v(A) v(B) v(C) v(D) v(Y)*va A GND PULSE (0 5 400n 400n 800n)*vb B GND PULSE (0 5 210n 200n 400n)*vc C GND PULSE (0 5 90n 100n 200n)*vd D GND PULSE (0 5 50n 50n 100n)* Main circuit: Module0M1 Y B N3 Gnd NMOS L=2u W=22u AD=66p PD=24u AS=66p PS=24u M2 Gnd D N3 Gnd NMOS L=2u W=22u AD=66p PD=24u AS=66p PS=24u M3 N3 C Gnd Gnd NMOS L=2u W=22u AD=66p PD=24u AS=66p PS=24u M4 Y A Gnd Gnd NMOS L=2u W=22u AD=66p PD=24u AS=66p PS=24u M5 N1 A Vdd Vdd PMOS L=2u W=22u AD=66p PD=24u AS=66p PS=24u M6 N2 C N1 Vdd PMOS L=2u W=22u AD=66p PD=24u AS=66p PS=24u M7 Y B N1 Vdd PMOS L=2u W=22u AD=66p PD=24u AS=66p PS=24uM8 Y D N2 Vdd PMOS L=2u W=22u AD=66p PD=24u AS=66p PS=24u* End of main circuit: Module0附录二版图网表：* Circuit Extracted by Tanner Research's L-Edit Version / Extract Version ;* TDB File: D:\tanner\LIE\* Cell: Cell0 Version* Extract Definition File: ..\LEdit90\Samples\SPR\example1\* Extract Date and Time: 07/05/2013 - 09:38.include D:\tanner\TSpice70\models\* Warning: Layers with Unassigned AREA Capacitance.* <P Diff Resistor ID>* <Poly Resistor ID>* <N Diff Resistor ID>* <Poly2 Resistor ID>* <P Base Resistor ID>* <N Well Resistor ID>* Warning: Layers with Unassigned FRINGE Capacitance.* <P Diff Resistor ID>* <Poly1-Poly2 Capacitor ID>* <Poly Resistor ID>* <N Diff Resistor ID>* <Poly2 Resistor ID>* <P Base Resistor ID>* <N Well Resistor ID>* <Pad Comment>* Warning: Layers with Zero Resistance.* <NMOS Capacitor ID>* <Poly1-Poly2 Capacitor ID>* <PMOS Capacitor ID>* <Pad Comment>* NODE NAME ALIASES* 1 = C (38,-35)* 2 = D ,-35)* 3 = B (22,* 4 = A (14,* 5 = GND ,* 6 = Vdd ,* 7 = Y ,*.include D:\tanner\TSpice70\models\*.options probefilename="D:\tanner\LIE\"*+ probesdbfile="D:\tanner\LIE\"*+ probetopmodule="Module0"*.param l=*Vdd Vdd Gnd 5*.tran/op 10n 800n method=bdf*.print tran v(A) v(B) v(C) v(D) v(Y)*va A GND PULSE (0 5 400n 400n 800n)*vb B GND PULSE (0 5 210n 200n 400n)*vc C GND PULSE (0 5 90n 100n 200n)*vd D GND PULSE (0 5 50n 50n 100n)M1 9 C 10 Vdd PMOS L=2u W=6u* M1 DRAIN GATE SOURCE BULK (38 16 40 22) M2 10 D Y Vdd PMOS L=2u W=6u* M2 DRAIN GATE SOURCE BULK (30 16 32 22) M3 Y B 9 Vdd PMOS L=2u W=6u* M3 DRAIN GATE SOURCE BULK (22 16 24 22) M4 9 A Vdd Vdd PMOS L=2u W=6u* M4 DRAIN GATE SOURCE BULK (14 16 16 22) M5 8 C GND GND NMOS L=2u W=6u* M5 DRAIN GATE SOURCE BULK (38 -11 40 -5) M6 GND D 8 GND NMOS L=2u W=6u* M6 DRAIN GATE SOURCE BULK (30 -11 32 -5)M7 8 B Y GND NMOS L=2u W=6u* M7 DRAIN GATE SOURCE BULK (22 -11 24 -5)M8 Y A GND GND NMOS L=2u W=6u* M8 DRAIN GATE SOURCE BULK (14 -11 16 -5)* Total Nodes: 10* Total Elements: 8* Total Number of Shorted Elements not written to the SPICE file: 0 * Extract Elapsed Time: 0 seconds.END。