直接数字频率合成器实验报告

PORT(K:IN STD_LOGIC_VECTOR(11 DOWNTO 0);
CLK:INSTD_LOGIC;
EN: IN STD_LOGIC;
RESET:INSTD_LOGIC;
OUT1:OUTSTD_LOGIC_VECTOR(11 DOWNTO 0));
END ENTITYphaze_adder;
3．各子模块设计原理
A.时钟信号发生电路
在后续电路中，需要1MHZ,1HZ,1KHZ的信号，而系统提供的是48MHZ的时钟信号，因此，可以先用D触发器制作一个16分频模块，再用74163制作一个3分频模块进行级联，变成为48分频模块，由此便产生了1MHZ的信号，接着用74163制作模10计数器，3个模10计数器级联成为1000分频模块，由此得到了1KHZ的信号，在级联一个1000分频模块，便得到了1HZ的信号。下面是各模块图：
（1）
（2） （3）
其中： = / 被成为调幅度，是调幅信号的一个重要参数，一般小于1，当其大于1时会出现过调幅。基于表达式(1)，建立AM调制电路的数学模型如图：
图4
为了简化电路，不妨设 ，再由表达式(3)得到可以实现AM电路的结构图如下：
图5
由于正余弦对于调制电路来说是完全等价的，故在本次试验中，我们用的都是正弦。
ELSE
IF CLK'EVENT AND CLK='1' THEN
IF EN='1' THEN /P<=TEMP+K; //时钟CLK上升沿到来时以kf为步长递增
END IF;
END IF;
END IF;
OUT1<=TEMP; //将目前的累加结果保存并输出，下次上升沿时实现累加
6)能够对任意两个波形组合进行调相，即可以选择基准调相波形
2.方案论证：
A.直接数字频率合成（DDS）部分
图1：整体电路工作原理图
图2：DDS工作流程示意图
图3：组装模块后的整体工作原理图
DDS的基本结构图如图1所示，主要由相位累加器、相位调制器、波形数据表(ROM)、D/A转换器构成。相位累加器由N位加法器和N位寄存器构成。每来一个时钟clock，加法器就将频率控制字frequ_control与累加寄存器输出的累加相位数据相加，相加的结果又反馈送至累加寄存器的数据输入端，以使加法器在下一个时钟脉冲的作用下继续与频率控制字相加。这样，相位累加器在时钟作用下，不断对频率控制字进行线性相位累加。由此可以看出，相位累加器在每一个时钟脉冲输入时，把频率控制字累加一次，相位累加器输出的数据就是合成信号的相位，相位累加器的溢出频率就是DDS输出的信号频率。用相位累加器输出的数据作为波形存储器的相位取样地址，这样就可把存储在波形存储器内的波形抽样值(二进制编码)经查找表查出，完成相位到幅值转换。波形存储器的输出送到D/A转换器，由D/A转换器将数字信号转换成模拟信号输出，DDS信号波流程示意图如图2所示。
图9： 频率控制字发生电路
C.相位累加器模块
相位累加器在基准频率信号fc的控制下以频率控制字kf为步长进行累加运算，产生所需要的频率控制数据。相位寄存器则在时钟的控制下把累加的结果作为波形存储器ROM的地址，实现对波形存储器ROM的寻址。当累加器加满量时就会产生一次溢出，完成一个周期性的动作。这个周期也就是DDS信号的一个频率周期。
K=2N*fout/fC
其中，K为频率字，注意K要取整，有时会有误差。
选取ROM的地址时，可以间隔选项，相位寄存器输出的位数D一般取10-16位，这种截取方法称为截断式用法，以减少ROM的容量。D太大会导致ROM容量的成倍上升，而输出精度受D/A位数的限制未有很大改善。
B.AM调制部分
在标准幅度调制器（AM）中，设载波信号为： ，调制信号为： ，则标准调幅波信号为：
由于相位累加器为N位，相当于把正弦信号在相位上的精度定为N位，所以分辨率为1/2N。若系统时钟频率为fc，频率控制字frequ_control为1，则输出频率为fOUT=fC/2N，这个频率相当于“基频”。若frequ_control为K，则输出频率为：
fout=K*fC/2N
当系统输入时钟频率fC不变时，输出信号的频率由频率控制字K所决定。由上式可得：
B.调试、仿真、编译下载························21
C.实验总结和感想······························22
D.参考文献·····································22
1.设计要求：
A.基本要求：
1)用QuartusII软件和SmartSOPC实验箱实现DDS的设计;
3.各子模块设计原理····································6
A.时钟信号发生电路··············································7
B.频率控制字发生电路···········································7
2)DDS中的波形存储器模块用Altera公司的Cyclone系列FPGA芯片中的ROM实现,ROM结构配置成4096×10类型;
3)具体参数要求:频率控制字K取4位;基准频率fc=1MHz,由实验板上的系统时钟分频得到;
4)系统具有清零和使能的功能;
5)利用实验箱上的D/A转换器件将ROM输出的数字信号转换为模拟信号,能够通过示波器观察到正弦波形;
5)设计能输出多种波形（三角波、锯齿波、方波等）的多功能波形发生器；
6)基于DDS的AM调制器的设计；
7)自己添加其他功能。
C.已实现功能
1)基本功能全部实现
2)能够同时输出正余弦两路正交信号；
3)在数码管上显示生成的波形频率；
4)基于DDS的AM调制器的设计，能够同时调频和调幅；
5)能够实现任意两个波形的组合输出
6)通过开关(实验箱上的Ki)输入DDS的频率和相位控制字,并能用示波器观察加以验证.
B.提高要求
1)通过按键（实验箱上的Si）输入DDS的频率和相位控制字，以扩大频率控制和相位控制的范围；(注意：按键后有消颤电路)
2)能够同时输出正余弦两路正交信号；
3)在数码管上显示生成的波形频率；
4)充分考虑ROM结构及正弦函数的特点，进行合理的配置，提高计算精度；
END PROCESS;
END ARCHITECTURE ART;
以上程序不仅定义了累加器还添加了清零和使能功能。
下面是对累加器的仿真波形：
图10： 累加器的仿真波形
D.相位寄存器模块
相位寄存器是与相位累加器同步的寄存器，也是采用文本输入法VHDL语言设计，具体如下（参见VHDL源文件phaze_keeper.vhd）：
关键字：信号发生器、AM调制、测频、调频调相
Abstract
A signal generator is designed with the aid of QUARTUS II software and SMARTSOPC instrument in this experiment.It can generatea few signals as followed:sine(cosine),triangular wave,sawtoothwave ,square wave.AM modulation isrealizedand thephaseand frequencyof these signals can be changed,the changeof whichis showed onNixie lightwith the current frequency.Besides these basic functions, the design alsorealizeda creative one that twoarbitrarywaveformscan be arranged tobeshowedon theoscillographand thephaseof which is able to be changed (we can choose any one signal asthebase of PM signal).
F.测频模块·····················································11
G.显示模块····················································13
H.实现任意波形组合以及选择基准波形调相模块·····················15
I.AM调制（调频与调幅）模块·····································16
J.DDS总电路图·················································18
A.示波器波形··································18
--phaze_keeper.VHD
LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL;
ENTITYphaze_keeperIS
PORT(D:IN STD_LOGIC_VECTOR(11 DOWNTO 0);
CLK:INSTD_LOGIC;
Q:OUTSTD_LOGIC_VECTOR(11 DOWNTO 0));
C.相位累加器模块···············································8
D.相位寄存器模块················································9
E.波形存储器模块···············································9