时序逻辑电路
第6章 时序逻辑电路
J 和 K 接为互反，相当于一个D触发器。时钟相连 是同步时序电路。
电路功能： 有下降沿到来时，所有Q端更新状态。
2、移位寄存器 在计算机系统中，经常要对数据进行串并转换，移 位寄存器可以方便地实现这种转换。
左移移位寄存器
•具有左右移位功能的双向移位寄存器
理解了前面的左移移位寄存器，对右移移位寄存器 也就理解了，因位左右本身就是相对的。实际上，左右 移位的区别在于：N触发器的D端是与 Q N+1相连，还是 与Q N-1相连。
第六章 时序逻辑电路
如前所述，时序逻辑电路的特点是 —— 任一时刻 的输出不仅与当前的输入有关，还与以前的状态有关。
时序电路以触发器作为基本单元，使用门电路加以 配合，完成特定的时序功能。所以说，时序电路是由组 合电路和触发器构成的。
与学习组合逻辑电路相类似，我们仍从分析现成电 路入手，然后进行时序逻辑电路的简单设计。
状态化简 、分配
用编码表示 给各个状态
选择触发器 的形式
确定各触发器 输入的连接及 输出电路
NO 是否最佳 ？
YES
设计完成
下面举例说明如何实现一个时序逻辑的设计：
书例7-9 一个串行输入序列的检测电路，要求当序
列连续出现 4 个“1”时，输出为 1，作为提示。其他情 况输出为 0。
如果不考虑优化、最佳，以我们现有的知识可以很
第二步： 状态简化
前面我们根据前三位可能的所有组合，设定了 8 个
状态A ~ H，其实仔细分析一下，根本用不了这么多状态。
我们可以从Z=1的可能性大小的角度，将状态简化为
4 个状态：
a
b
c
d
A 000
B 100
D 110
时序逻辑电路
时序逻辑电路时序逻辑电路是一种在电子数字电路领域中应用广泛的重要概念，它主要用于解决电路中的时序问题，如时钟同步问题、时序逻辑分析等。
本文将详细介绍时序逻辑电路的基础概念、工作原理以及应用。
一、时序逻辑电路的基础概念1、时序逻辑和组合逻辑的区别组合逻辑电路是一类基于组合逻辑门的电路，其输出仅取决于输入信号的当前状态，不受先前的输入状态所影响。
而时序逻辑电路的输出则受到先前输入信号状态的影响。
2、时序逻辑电路的组成时序逻辑电路通常由时钟、触发器、寄存器等组成。
时钟信号被用于同步电路中的各个部分，触发器将输入信号存储在内部状态中，并在时钟信号的作用下用来更新输出状态。
寄存器则是一种特殊类型的触发器，它能够存储多个位的数据。
3、时序逻辑电路的分类根据时序逻辑电路的时序模型，可将其分为同步和异步电路。
同步电路按照时钟信号的周期性工作，这意味着电路通过提供时钟信号来同步所有操作，而操作仅在时钟上升沿或下降沿时才能发生。
异步电路不同，它不依赖时钟信号或时钟信号的上升和下降沿，所以在一次操作完成之前，下一次操作可能已经开始了。
二、时序逻辑电路的工作原理时序逻辑电路的主要工作原理基于触发器的行为和时钟电路的同步机制。
在时序逻辑电路中使用了一些触发器来存储电路状态，待时钟信号到达时更新输出。
时钟信号提供了同步的机制，确保电路中所有部分在时钟信号到达时同时工作。
触发器的基本工作原理是将输入信号存储到内部状态中，并在时钟信号的作用下，用来更新输出状态。
时钟信号的边沿触发触发器，即在上升沿或下降沿时触发触发器状态的更新。
这意味着在更新之前，电路的状态保持不变。
三、时序逻辑电路的应用1、时序电路在计算机系统中的应用时序逻辑电路在计算机系统中有着广泛的应用。
例如，计算机中的时钟信号可用来同步处理器、主存储器和其他外设间的工作。
此外，电路中的寄存器和触发器也被用于存储和更新信息，这些信息可以是计算机程序中的指令、运算结果或其他数据。
第4章 时序逻辑电路
建立时间tsetup：输入信号D在时钟边沿到达前需稳定的时间
保持时间thold ：输入信号D在时钟边沿到达后需继续稳定的时间
20
2.4 D触发器
带使能端的D触发器：通过使能端EN信号来控制是否在时钟信号的触
发边沿进行数据的存储。
2选1
多路复用器
EN有效（=1） 选择外部D输入
EN无效（=0） 保持触发器当前的输出
D锁存器状态表、状态图和特征方程
状态转移表
D
Q*
0
1
0
1
D锁存器的时序图
特征方程：Q* = D（C=1）
状态图
D=1
D=0
0
1
D=1
D=0
D
C
Q
18
2.4 D触发器
由一对主、从D锁存器构成
主
D触发器符号
CLK
从
主锁存器
从锁存器
L
写入
不变
上升沿
锁存
开始写入
H
不变
写入
从锁存器只在时钟CLK的上升沿到来时采样主锁存器的输出QM的
• 输出逻辑模块G ：输出函数（现态和外部输入的逻辑函数）
Mealy型：输出依赖于当前状态和当前输入信号
Moore型：输出仅依赖于当前状态，和当前输入信号无关
输出=G(现态,输入)
标准脉冲信号
属于Mealy型时序逻辑电路
6
1.2 时序逻辑电路基本结构
Moore型：输出信号仅依赖于当前状态。
输出=G(现态)
在置位态下，若R输入变为高电平，则经过两级门延迟变为复位态
第六章 时序电路
二、时序逻辑电路的分类：
按 动 作 特 点 可 分 为
同步时序逻辑电路
所有触发器状态的变化都是在 同一时钟信号操作下同时发生。
异步时序逻辑电路
触发器状态的变化不是同时发生。
按 输 出 特 点 可 分 为
米利型时序逻辑电路(Mealy)
输出不仅取决于存储电路的状态，而且还 决定于电路当前的输入。
Q2 Q1 Q0
/Y
/0 /0 000→001→011 /1↑ ↓/0
CP Q0 010 Q1 Q2 Y
/0 101 /1 (b) 无效循环
100←110←111 /0 /0 (a) 有效循环
有效循环的6个状态分别是0～5这6个十进制数
字的格雷码，并且在时钟脉冲CP的作用下，这6个
状态是按递增规律变化的，即： 000→001→011→111→110→100→000→… 所以这是一个用格雷码表示的六进制同步加法 计数器。当对第6个脉冲计数时，计数器又重新从 000开始计数，并产生输出Y
Q=0时
LED亮
RD Q0 Q1 D1 Q2 D2 D3 Q3 S1
DIR D0 D1D2D3S0 DIL CLK +5V
74LS194
DIR D0
S0 DIL CLK +5V
清0按键 1秒
S1=0,S0=1
CLK 右移控制
本节小结：
寄存器是用来存放二进制数据或代
码的电路，是一种基本时序电路。任何
画状态转换图
Q3Q2Q1 /Y
000
/1 /1 111
/0
001
/0
010
/0
011 /0
数电第六章时序逻辑电路
• 根据简化的状态转换图，对状态进行编码，画出编码形式 的状态图或状态表
• 选择触发器的类型和个数 • 求电路的输出方程及各触发器的驱动方程 • 画逻辑电路图，并检查电路的自启动能力 EWB
典型时序逻辑集成电路
• 寄存器和移位寄存器 – 寄存器 – 移位寄存器 –集成移位寄存器及其应用 • 计数器 – 计数器的定义和分类 – 常用集成计数器 • 74LVC161 • 74HC/HCT390 • 74HC/HCT4017 – 应用 • 计数器的级联 • 组成任意进制计数器 • 组成分频器 • 组成序列信号发生器和脉冲分配器
– 各触发器的特性方程组：Q n1 J Q n KQ n CP
2. 将驱动方程组代入相应触发器的特性方程,求出各触发器 的次态方程,即时序电路的状态方程组
n n FF0：Q0 1 Q 0 CP n n n FF1：Q1 1 A Q0 Q1 CP
同步时序逻辑电路分析举例(例6.2.2C)
分析时序逻辑电路的一般步骤
• 根据给定的时序电路图写方程式 – 各触发器的时钟信号CP的逻辑表达式(同步、异步之分) – 时序电路的输出方程组 – 各触发器的驱动（激励）方程组 • 将驱动方程组代入相应触发器的特性方程,求出各触发器 的次态方程,即时序电路的状态方程组 • 根据状态方程组和输出方程组,列出该时序电路的状态 表,画状态图或时序图 • 判断、总结该时序电路的逻辑功能
• 电路中存在反馈
驱动方程、激励方程: E F2 ( I , Q )
状态方程 : Q n1 F3 ( E , Q n ) • 电路状态由当前输入信号和前一时刻的状态共同决定
• 分为同步时序电路和异步时序电路两大类
什么是组合逻辑电路?
时序逻辑电路
输出 F
0 0 0 0 0 1 0 1
/0
100
/0 /0
011
正常情况下，触发器状态在000～101循环， 但若由于干扰使电路的状态为110或111， 也可以在1、2个时钟后回到以上的主循环。
这称为电路具有自启动能力
例2.2
分析图示时序逻辑电路
解：状态表的另一种形式：
CP
0 1
Q3 Q2 Q1
0 0 0 0 0 1 0 1 1 0 1 0 0 1 0 1 0 1
0 0 0
0
可见，每来一个CP脉冲触发器作加1计算，每6个脉冲一个循环，所以这是一个6进 制加法计数器。
例2.2
分析图示时序逻辑电路
解：状态表的另一种 形式：
CP
0 1
Q3 Q2 Q1
0 0 0 0 0 1 0 1 1 0 1 0 0 1 0 1 0 1
F
0 0 0 0 0 1
画时序图：
CP Q1 Q2 Q3
J1 X J 2 XQ 1 K 1 XQ 2 K2 X
Q
n 1
JQ
n
KQn
得到各触发器的次态方程：
Q Q
n 1 1 n 1 2
X Q 1 XQ 2 Q 1 X Q 2 Q 1 XQ 2
例2.4
ቤተ መጻሕፍቲ ባይዱ
分析图示时序逻辑电路
Q Q
输入
X 0 0 0 0 1 1 1
时序逻辑电路
1 2 3 4 5 6 时序逻辑电路的基本概念 时序逻辑电路的分析 同步时序电路的设计 计数器 寄存器 算法状态机
时序逻辑电路
数字电路分为 1. 组合电路： 2. 时序电路：
电路在某一给定时刻的输出 还取决于前一时刻电路的状态
时序逻辑电路的特点和分类
时序逻辑电路的特点和分类一、时序逻辑电路的概念时序逻辑电路是由触发器和组合逻辑电路组成的，具有存储功能和状态转移功能。
时序逻辑电路的输出不仅取决于输入，还与先前状态有关。
因此，它们可以用来实现计数器、寄存器、状态机等。
二、时序逻辑电路的特点1. 存储功能：时序逻辑电路可以存储先前的状态，并在需要时将其恢复。
2. 状态转移功能：时序逻辑电路可以根据输入信号和当前状态，决定下一个状态。
3. 时钟信号：时序逻辑电路需要一个稳定的时钟信号来控制状态转移。
4. 产生延迟：由于触发器需要时间来响应输入信号并更新其输出，因此时序逻辑电路会产生一定的延迟。
三、时序逻辑电路的分类1. 同步电路：同步电路是指所有触发器都受到相同的时钟信号控制，以确保所有触发器同时更新其输出。
同步电路具有可靠性高、抗干扰能力强等特点。
2. 异步电路：异步电路是指不同触发器受到不同的控制信号，可以实现更灵活的状态转移。
但是，异步电路容易出现冲突和竞争条件，需要设计者特别注意。
3. 时序组合逻辑电路：时序组合逻辑电路是指由触发器和组合逻辑电路组成的复杂电路。
它可以实现更复杂的状态转移和计算功能，但也需要更复杂的设计和调试。
四、时序逻辑电路的应用1. 计数器：计数器是最常见的时序逻辑电路之一，可以用于计数、定时等应用。
2. 寄存器：寄存器可以存储数据，并在需要时将其恢复。
它通常与处理器或其他数字系统一起使用。
3. 状态机：状态机是一种特殊类型的时序逻辑电路，可以实现复杂的状态转移和控制功能。
它常用于控制系统、通信协议等领域。
4. 数字信号处理：数字信号处理通常涉及到大量的状态转移和计算操作，因此需要使用大量的时序逻辑电路来实现。
五、总结时序逻辑电路具有存储功能和状态转移功能，并需要稳定的时钟信号来控制状态转移。
根据不同的控制方式和功能需求，可以将其分为同步电路、异步电路和时序组合逻辑电路。
时序逻辑电路在计数器、寄存器、状态机、数字信号处理等领域有广泛的应用。
数字电路 第七章 时序逻辑电路
/0 001
/0
010 /0
101
100 /1 /0
011
结论:该电路是一个同步五进制( ⑥ 结论:该电路是一个同步五进制(模5)的加 法计数器,能够自动启动, 为进位端. 法计数器,能够自动启动,C为进位端.
§7.3 计数器
7.3.1 计数器的功能和分类
1. 计数器的作用
记忆输入脉冲的个数;用于定时,分频, 记忆输入脉冲的个数;用于定时,分频,产 生节拍脉冲及进行数字运算等等. 生节拍脉冲及进行数字运算等等.
1 0 1 0 1 0 1 0
3. 还可以用波形图显示状态转换表. 还可以用波形图显示状态转换表.
CP Q0 Q1 Q2
思考题: 思考题:试设计一个四位二进制同步加法计数 器电路,并检验其正确性. 器电路,并检验其正确性.
7.3.4 任意进制计数器的分析
例:
Q2 J2 Q2 K2 Q1 J1 Q1 K1 Q0 J0 Q0 K0
第七章 时序逻辑电路
§7.1 概述 §7.2 时序逻辑电路的分析方法 §7.3 计数器 §7.4 寄存器和移位寄存器 §7.5 计数器的应用举例
§7.1Байду номын сангаас概述
在数字电路中, 在数字电路中,凡是任一时刻的稳定 输出不仅决定于该时刻的输入,而且还和 输出不仅决定于该时刻的输入,而且还和 电路原来的状态有关者 电路原来的状态有关者,都叫做时序逻辑 电路,简称时序电路 时序电路. 电路,简称时序电路. 时序电路的特点:具有记忆功能. 时序电路的特点:具有记忆功能.
下面将重点 讨论蓝颜色 电路—移位 电路 移位 寄存器的工 寄存器的工 作原理. 作原理. D0 = 0 D1 = Q0 D2 = Q1 D3 = Q2
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课程名称：数字逻辑电路设计实践实验名称：组合逻辑电路设计时序逻辑电路1、实验目的1. 掌握时序逻辑电路的一般设计过程；2. 掌握时序逻辑电路的时延分析方法，了解时序电路对时钟信号相关参数的基本要求；3. 掌握时序逻辑电路的基本调试方法；4. 熟练使用示波器和逻辑分析仪观察波形图，并会使用逻辑分析仪做状态分析。
2、 实验原理 详见书103～1473、实验内容1. 广告流水灯a. 实验要求用触发器、组合函数器件和门电路设计一个广告流水灯，该流水等由8个LED 组成，工作时始终为1暗7亮，且这一个暗灯循环右移。
1 写出设计过程，画出设计的逻辑电路图，按图搭接电路。
1）状态转换图： 现态 次态 Q2(n) Q1(n) Q0(n) Q2(n+1) Q1(n+1) Q0(n+1) 0 0 0 0 01 0 0 1 0 1 0 0 1 0 0 1 1 0 1 1 1 0 0 1 0 0 1 0 1 1 0 1 1 1 0 1 1 0 1 1 1 1112)建立卡诺图：001 010 100 011 101 1100001111!1210n n n Q Q Q +++有上表得：Q 0n 1=Q 0n 0100 01 11 10 2nQ 10n nQ QQ 1n 1=Q 0n ⊕Q 1nQ 2n 1=Q 0n Q 1n ⊕Q 2n =Q 0n Q 1n ⊕Q 2n 因此，需要三个D 触发器来实现时序电路，三个D 触发器分别对应Q0、Q1、Q2 通过一片74LS138 3-8线译码器将Q2Q1Q0所对应的二进制码输出转化为相应的0~7号LED 灯的输入电平。
2 将单脉冲加到系统时钟端，静态验证实验电路。
3 将TTL 连续脉冲信号加到系统时钟端，用示波器和逻辑分析仪观察并记录时钟脉冲CLK 、触发器的输出端Q2、Q1、Q0和8个LED 上的波形。
b ． 实验数据 ① 设计电路。
U1A74ALS74AN1D21Q5~1Q6~1CLR11CLK 3~1PR4U2A 74ALS74AN1D21Q5~1Q6~1CLR 11CLK 3~1PR4U3B74ALS74AN1D21Q5~1Q6~1CLR11CLK 3~1PR4U4A74ALS86NU5B74ALS86NU6A74LS04NU7A74LS00N VCC5V14578U974LS138NY015Y114Y213Y312Y411Y510Y69Y77A 1B 2C 3G16~G2A 4~G2B5623VCC VCC 5VVCCLED② 静态验证 （自拟表格）将3-8译码器的15Y ~0Y 输出端，从左到右依次接测试箱上的8个LED 灯80~L L ，3个D 触发器共同接箱上经消抖处理的当脉冲信号（上升沿触发）。
依次按动单脉冲按钮，得以下结果。
见表1.表1.广告流水灯静态验证结果次序 L8 L7 L6 L5 L4 L3 L2 L1 1 暗 亮 亮 亮 亮 亮 亮 亮 2 亮 暗 亮 亮 亮 亮 亮 亮 3 亮 亮 暗 亮 亮 亮 亮 亮 4 亮 亮 亮 暗 亮 亮 亮 亮 5 亮 亮 亮 亮 暗 亮 亮 亮 6亮亮亮亮亮暗亮亮7 亮 亮 亮 亮 亮 亮 暗 亮 8 亮 亮 亮 亮 亮 亮 亮 暗 9 暗亮亮亮亮亮亮亮分析：可见暗灯从左往右按顺序移动，并且到最右端会返回到最左端循环移动。
说明3-8译码器的15Y ~0Y 输出端依次为低电平有效，说明电路中3个D 触发器的确实现了模8循环计数功能，说明实验成功。
③ 动态验证 波形记录：其中D1~D8为译码器输出到发光二极管的信号，D9为时钟；D10~D12为译码器输入信号；2. 序列发生器a. 实验要求分别用MSI 计数器和移位寄存器设计一个具有自启动功能的01001序列信号发生器。
① 写出设计过程，画出电路逻辑图。
1）计数器实现采用的是方法是计数器结合译码器：首先是用74161实现模五功能，采用的是输出0100时同步置数，回到0000状态。
译码器部分则是将模五计数器输出低三位作为译码器输入，由于译码器输出是低电平有效，因此将Y1‘，Y4'通过与非门输出，作为信号发生器。
2）移位寄存器实现: 考虑自启动功能华后，列出状态转移表:为了简化实验电路图，在无效状态时将S1，D 0状态设为表中值：（以QA 为序列信号发出端）顺序 Q CQ BQ AD 0S1功能 有 效 状 态1 1 0 1 0右移 1 1 0 1 0右移 2 0 10 0 右移 3 1 0 0 1 0 右移 40 0 1 0 1 置数 无 效 状 态5 1 1 1 0 0 右移 60 0 0 1 0 置数 7 011右移建立卡诺图： D:1 0 0 1 11得逻辑表达式为：C AD Q QS1:1 1 0 0 0 0 0 00 100 01 11 10 CQB AQ Q 01 00 01 11 10 CQ B AQ Q根据S1和C B A Q Q Q 、、关系容易得到：1B CS Q Q② 搭接电路，并用单脉冲静态验证实验结果。
③ 加入TTL 连续脉冲，用双踪示波器和逻辑分析仪观察并记录时钟脉冲CLK 、序列输出端的波形。
实验数据① 设计电路。
１）MSI 计数器电路图：(改进）U174LS161NQA 14QB 13QC 12QD 11RCO15A 3B 4C 5D 6ENP 7ENT 10~LOAD 9~CLR 1CLK2U274LS138NY015Y114Y213Y312Y411Y510Y69Y77A 1B 2C 3G16~G2A 4~G2B5sA74LS20N2U4A 74LS04N34567VCC5VVCC D1２）移位寄存器设计：U174LS194DA 3B 4C 5D 6SL 7QA 15QB 14QC 13QD12SR 2~CLR 1S09S110CLK11VCC5VVCC U2A 74LS00D U3A74LS00DU4A74LS04N U5B 74LS04NU6C 74LS04NU7B 74LS04NU8A74LS04N 2456783910XFG1Agilent111D② 静态验证 （自拟表格） 分析：其中Q1为信号输出，D表示移位的输入信号③动态验证波形记录：其中D11为序列发生器；D15为扫描信号3.分频器a.实验要求设计一个分频器。
要求将频率为32768Hz的方波信号变成32.768Hz的方波信号，其中32768Hz的方波信号需要自己通过电路产生。
① 根据实验要求，拟出设计方案。
分频器的设计思路是基于计数器实现的，本题要求分频系数为1000，因此采用需要设计一个模1000的计数器。
方案1：分别用74LS161设计三个模10的计数器，并将其级联（进位信号控制使能端）。
但是由于此时其占空比为1／1000，用GW2000不易观察到脉冲波形，所以改用方案2。
方案2：仍采用三个模10级联而成，但此时模10计数器是通过74LS161产生的模5计数器与D —S 触发器级联产生的，因此三个模10计数器级联以后，每个模10计数器输出都是占空比为50%,易观察。
设计电路图如下：② 根据设计方案选择器件，并查阅所用器件的功能表和引脚图。
③ 写出设计过程，画出电路逻辑图和实验接线图并标出引脚号。
④ 用逻辑分析仪观察时钟脉冲CLK 和各计数器输出端的波形。
⑤ 用逻辑分析仪对时钟脉冲CLK 和各计数器输出端的信号做状态分析。
b. 实验数据 ① 设计电路。
U574LS161NQA 14QB 13QC 12QD 11RCO15A 3B 4C 5D 6ENP 7ENT 10~LOAD 9~CLR 1CLK2VCC5VU6A 74LS04NU7A74LS74N1D21Q5~1Q6~1CLR 11CLK3~1PR 431VCC 2U174LS161NQA 14QB 13QC 12QD 11RCO15A 3B 4C 5D 6ENP 7ENT 10~LOAD 9~CLR 1CLK2VCC5VU2A 74LS04NU3A74LS74N1D21Q5~1Q6~1CLR 11CLK 3~1PR 46VCC 054U474LS161NQA 14QB 13QC 12QD 11RCO15A 3B 4C 5D 6ENP 7ENT 10~LOAD 9~CLR 1CLK2VCC5VU8A 74LS04NU9A74LS74N1D21Q5~1Q6~1CLR 11CLK 3~1PR49VCC 0871011121/1000② 静态验证（自拟表格）顺序DCBARCO0 0 0 0 0 0 1 0 0 0 1 0 2 0 0 1 0 0 3 0 0 1 1 0 4 0 1 0 0 0 5 0 1 0 1 0 6 0 1 1 0 0 7 0 1 1 1 0 8 1 0 0 0 0 91110 1 0 1 0 011 1 0 1 1 012 1 1 0 0 013 1 1 0 1 014 1 1 1 0 015 1 1 1 1 1分析：灰色部分为我们采用的实现模五功能的部分③动态验证波形记录：上图分别实现模100与模1000；状态分析：略4.行列式键盘识别电路a.实验要求设计一个电路，当按下4×4矩阵键盘中的任何一个键时，在数码管上显示相应的键值。
其中键码可通过ROM查表的方式来实现，数码管可选择是BCD输入还是七段输入，实验箱上的4×4键盘上拉电阻已经在内部连接好。
①根据实验要求，拟出设计方案。
②根据设计方案选择器件，并查阅所用器件的功能表和引脚图。
③写出设计过程，画出电路逻辑图和实验接线图并标出引脚号。
1）功能分析：本题可分为三个模块：扫描电路，消抖电路，寄存器2）模块实现：A)消抖电路：采用一个D触发器，加100Hz的时钟信号。
D触发器的输出控制的寄存器的置数功能和扫描电路的扫描功能。
当有键按下时，触发器控制扫描电路停止扫描，控制寄存器保存信号。
B)寄存器：采用两个74LS161实现C)扫描信号电路：要实现0111，1011，1101，1110的循环扫描，采用移位寄存器实现，考虑其自启动功能，1）其转态转移图如下：ROM 表如下：根据状态图再划出真值表就可以得到状态方程：0012Q Q Q Q (A7~A4对应键盘上row1~row4; A3~A0对应键盘上的col1~col4 ) A A 7 A A 6 A A 5 A A 4 A A 3 A A 2 A A 1 A A 0 I/O I/O3~I/O0 2位十六进制表示 3 2 11 10 00 11 11 1 0 1 1 0 10 10 0 00 00 00 00 11 11 1 1 1 0 0 10 1 0 0 00 01 01 00 11 11 1 1 1 1 0 00 10 0 01 00 02 00 11 11 1 1 1 1 0 10 00 0 01 01 03 01 10 11 1 0 1 1 0 10 10 1 00 00 04 01 10 11 1 1 1 0 0 10 10 1 00 01 05 011011111 10 0 0 11010611110110 01111101 0101 1010 01001011 1000 00101001 0011110011100000 1000 000101 10 11 1 1 1 1 0 1 0 0 0 1 01 01 07 01 11 10 1 0 1 1 0 1 0 1 1 0 00 00 08 01 11 10 1 1 1 0 0 1 0 1 1 0 00 01 09 01 11 10 1 1 1 1 0 0 0 1 1 0 01 00 0A 01 11 10 1 1 1 1 0 1 0 0 1 0 01 01 0B 01 11 11 0 0 1 1 0 1 0 1 1 1 00 00 0C 01 11 11 0 1 1 0 0 1 0 1 1 1 00 01 0D 01 11 11 0 1 1 1 0 0 0 1 1 1 01 00 0E 01111111 10 10 0110110F④ 用逻辑分析仪观察时钟脉冲CLK 和各计数器输出端的波形。