数字电路答案第四章 时序逻辑电路1

第四章 时序逻辑电路

本章介绍各种触发器的结构组成、工作原理、逻辑功能以及各种特性。触发器是由基本门电路组成的具有反馈连接、且输出状态不仅和输入状态有关，而且和输出原状态有关、具有记忆性的电路。本章还介绍时序逻辑电路的基本概念、组成结构，各种时序电路的分析和设计方法。本章的学习将为深入学习具有特定功能的中规模时序电路奠定良好的基础。

第一节 基本知识、重点与难点

一、基本知识

（一）触发器的基本概念 1. 触发器特点

触发器与组合逻辑电路不同，触发器的输出不仅与输入信号有关，而且还与触发器原来的状态有关。触发器具有记忆功能，是构成时序电路的基本单元电路。触发器具有两个稳定的状态0和1。在不同的输入信号作用下，触发器可以置成0，也可以置成1。当输入信号消失后，触发器能保持其状态不变。

2. 触发器控制信号

触发器的外部控制信号分为三类：

（1）置位信号、复位信号：置位信号和复位信号有高有效或低有效、同步或异步之分。置位信号D S 和复位信号D R 是低有效的异步信号，当信号有效时，触发器置1或清零，D S 和D R 不能同时有效。

（2）时钟脉冲信号：时钟脉冲信号为触发器的控制端，决定触发器的状态何时转换。 （3）外部激励信号：外部激励信号在CP 脉冲作用下控制触发器的状态转换。 3. 触发器类型

触发器有不同的分类方法，按触发方式分类，有：电位触发方式、主从触发方式和边沿触发方式。按逻辑功能分类，有：RS 触发器、D 触发器、JK 触发器和T 触发器等。

4. 触发器逻辑功能描述方法

触发器的逻辑功能是指触发器的次态与现态以及输入信号之间的逻辑关系。描述触发器的逻辑功能常用方法有：

（1）状态转换表与激励表 （2）特征方程 （3）状态转换图 （4）时序图

（二）触发器的基本类型 1. 基本RS 触发器

基本RS 触发器没有同步触发脉冲，输入信号直接控制输出端的状态。只要输入变化，输出立即变化。

基本RS 触发器的特征方程为：⎪⎩⎪⎨⎧=++=+1

D D D D 1S R Q R S Q n

n

2. 同步RS 触发器

同步RS 触发器在时钟脉冲CP 有效时，如CP =1期间，触发器的输出随输入信号的变化而改变。在时钟脉冲有效期间，其特征表、特征方程与基本RS 触发器完全相同。同步RS 触发器为电平触发方式，特点是在CP =1整个时间内，触发器输出都会随输入信号的变化而变化。这种现象称为“空翻”。

3. 主从RS 触发器

主从RS 触发器由主触发器和从触发器两部分组成，主从RS 触发器在CP =1期间把输入信号送入主触发器，整个触发器的状态并不改变。当CP 下降沿到来时再将触发器的状态传入从触发器，触发器的状态才可能翻转。主从RS 触发器克服了同步RS 触发器的“空翻”现象。主从RS 触发器在时钟脉冲CP 下降沿时，其特征表、特征方程与基本RS 触发器完全相同。

4. 主从JK 触发器

主从JK 触发器的工作过程与主从RS 触发器相同，分为两步：CP =1期间，接收J 、K 端的外部信号并存入主触发器，从触发器状态不变；在CP 由1变为0时，主触发器状态不变，从触发器状态翻转；CP =0期间，主触发器不接收J 、K 端的外部信号，触发器的状态不变。在一个时钟周期内，主从JK 触发器状态只在CP 下降沿发生一次变换。在CP =1期间，如果J 、K 端的信号发生变化，主触发器的状态能够也只能够变化一次，称为主从JK 触发器的一次变化。

JK 触发器的特征方程为：n n n Q K Q J Q +=+1 5. 边沿JK 触发器

边沿JK 触发器在时钟脉冲的下降沿触发翻转。要求J 、K 信号在时钟脉冲CP 的下降沿之前一段时间到来。在CP =1、CP =0及CP 上升沿期间，J 、K 信号的任何变化都不会影响触发器的输出结果，因此，电路具有更强的抗干扰能力。其特征方程、激励表与主从JK 触发器完全一样。

6. 维持阻塞D 触发器

维持阻塞D 触发器为边沿触发器。在CP 脉冲上升沿状态翻转，翻转结果取决于CP 上升沿到达瞬间输入信号D 的状态。

D 触发器的特征方程为：D Q n =+1

（三）时序电路的基本概念

数字逻辑电路可分为两大类：组合逻辑电路和时序逻辑电路，前者简称组合电路，后者简称时序电路。在逻辑电路中，如果任一时刻的输出信号不仅取决于该时刻输入信号，而且还与电路原来的状态有关，或者说与电路原来的输入信号有关，具备这种功能的电路被称为时序逻辑电路。

1. 时序电路的特点

时序电路具有记忆能力，能保存电路原来的输入状态；时序电路含有存储电路，这些存储电路多数由触发器构成。时序电路有两大类：同步时序电路和异步时序电路。

2. 时序电路与组合电路的区别

时序电路在某一时刻的输出不仅取决于该时刻电路的输入，还取决于该电路原来的状态，也就是说与电路原来的输入有关。而组合电路在某一时刻的输出仅仅取决于该时刻电路的输入。

3. 同步时序电路

电路中有一个统一的时钟脉冲源，存储电路里所有触发器的状态变化都与同一个时钟脉冲同步。在电路结构上，存储电路中各触发器的时钟脉冲端接同一个时钟脉冲源。

4. 异步时序电路

电路中没有统一的时钟脉冲，触发器状态的变化不与时钟脉冲同步。

（四）同步时序电路的分析与设计

l. 同步时序电路的分析

时序电路完成的逻辑功能不同，组成结构不同，其分析步骤也有所不同。对具体电路分析时，应能做到灵活应用。

同步时序电路分析的一般步骤如下：

（1）根据给定的同步时序电路列写方程：时序电路的输出方程，各触发器的驱动方程。

（2）将触发器的驱动方程代入对应触发器的特征方程，求出时序电路的状态方程。

（3）根据时序电路的输出方程和状态方程，计算时序电路的状态转换表、画出状态转换图或时序图。状态转换表、状态转换图或时序图三种形式之间可以互相转换。

（4）根据上述分析结果，用文字描述给定同步时序电路的逻辑功能。

2. 同步时序电路的设计

设计是根据给定具体的逻辑问题，给出符合其功能要求的时序电路。设计是分析的逆过程，设计又称为综合。这里只给出用小规模集成电路进行设计的步骤，设计的基本思想是用最少的触发器和门电路实现符合要求的时序电路。

（1）根据给定的逻辑功能建立原始状态转换图

分析给定的逻辑问题，定义输入变量、输出变量以及电路的状态。根据实际的逻辑问题，分析每一种输入情况下的状态变化和相应的输出，从而构成原始状态转换图或原始状态转换表。

（2）状态化简

原始状态转换图可能包含多余的状态，状态数目越多，设计的电路越复杂。状态化简，消去多余的状态，求出最小化的状态转换图或状态转换表。

（3）状态编码

对简化后的状态转换表中每一个状态用一个二进制代码来表示，即进行状态编码，也叫做状态分配。状态编码的方案不同，所得到的电路结构及其复杂程度不同，状态编码应当以有利于触发器驱动方程的简化为原则。

（4）选择触发器

选择不同类型的触发器，设计出的电路不同。利用编码后的状态转换表，根据选定触发器的类型，求驱动方程和输出方程。

（5）画逻辑电路图

（6）画全状态转换图

全状态转换图指的是包含触发器所有状态组合的转换图。检查电路是否符合设计要求，符合要求，则设计完毕。否则，需修改设计。

（五）异步时序电路

同步时序电路中有统一的时钟信号，异步时序电路没有统一的时钟信号。因此，异步时序电路的分析与设计与同步时序电路有所不同。

1. 异步时序电路的分析

（1）分析电路，列写各触发器的驱动方程和时钟方程；

（2）根据触发器的特征方程，求出电路的状态方程；

（3）求状态转换表；求解状态转换表时，首先分析触发器有无时钟信号，在有时钟信号的前提下，再计算状态的转换。

（4）确定电路的逻辑功能。

2. 异步时序电路的设计

（1）根据设计要求，确定状态数目、选择状态编码，列写状态转换表。