《数字逻辑与数字系统》期末考试试题
数字逻辑期末复习题
数字逻辑期末复习题数字逻辑是电子工程和计算机科学中的基础课程，它涵盖了逻辑门、布尔代数、逻辑电路设计、触发器、计数器、寄存器以及更高级的数字系统设计等内容。
以下是一份数字逻辑期末复习题，供同学们复习参考：一、选择题1. 逻辑门中最基本的是哪种门？A. AND门B. OR门C. NOT门D. XOR门2. 布尔代数中，哪个定律表示任何变量与其自身的非的乘积总是零？A. 德摩根定律B. 布尔恒等定律C. 布尔吸收定律D. 布尔零乘定律3. 下列哪个不是组合逻辑电路的特点？A. 输出仅依赖于当前输入B. 没有记忆功能C. 输出可以延迟于输入D. 可以包含反馈回路4. 触发器的基本功能是什么？A. 存储一位二进制信息B. 进行算术运算C. 执行逻辑运算D. 作为放大器使用5. 在数字系统中，计数器的主要作用是什么？A. 存储数据B. 计数和分频C. 执行算术运算D. 作为时钟信号源二、简答题1. 解释什么是布尔代数，并给出最基本的布尔代数运算。
2. 描述一个D触发器的工作原理及其在数字系统中的典型应用。
3. 什么是寄存器？它在计算机系统中扮演什么角色？三、计算题1. 给定逻辑表达式 \( Y = \overline{A} \cdot B + A \cdot\overline{B} \)，使用布尔代数简化该表达式。
2. 设计一个4位二进制计数器，说明其工作原理，并给出其状态转移图。
四、应用题1. 使用逻辑门设计一个3位二进制加法器，并说明其工作原理。
2. 描述一个简单的数字时钟电路设计，包括其主要组成部分和工作原理。
五、论述题1. 论述数字逻辑在现代计算机系统设计中的重要性。
2. 讨论在数字电路设计中，如何考虑和优化功耗问题。
希望这份复习题能够帮助同学们更好地准备数字逻辑的期末考试。
在复习过程中，不仅要掌握理论知识，还要通过实际的电路设计和问题解决来加深理解。
祝同学们考试顺利！。
《数字逻辑》期末考试A卷参考答案
《数字逻辑》期末考试 A 卷参考答案、判断题：下面描述正确的打’/，错误的打‘X’（每小题1分，共10 分）1、为了表示104个信息，需7位二进制编码[V ]2、BCD码能表示0至15之间的任意整数[X ]3、余3码是有权码[X ]4、2421码是无权码[X ]5、二值数字逻辑中变量只能取值6、计算机主机与鼠标是并行通信7、计算机主机与键盘是串行通信8、占空比等于脉冲宽度除于周期0和1,且表示数的大小[X ][X ][V ][V ]9、上升时间和下降时间越长，器件速度越慢[V ]10、卡诺图可用来化简任意个变量的逻辑表达式[X ]、写出图中电路的逻辑函数表达式。
（每小题5分，共10分）1、F=A B2、F= AB CD2分，共20分）1、在图示电路中.能实现逻辑功能F = ATH 的电路是 A °TTL 电路(A) F = ABCD(B) F = AH ・ CD -(C) F= A + B + C + D(D) F = A + B • C + D (E) F= A BCD4 . 己知F 二ABC + CD ■可以肯定使F = 0的情况是 _°(A) A=0, BC= 1； (B) B= 1 , C= 1 } (C) AB= 1, CD=Q.(D) BC= 1 , D= 15、逻辑函数A B+BCD+A C+ B C 可化简为A,B,C,D 。
(A) AB + AC + BC (B) AB + C (A4-B)(C) AB + CABA — O ?=11 QA |— I1 F •-&1 Q AB L Il —(B)悬0----空。
—A — &Bo —Co- &BA3 •满足如图所示电路的输岀函数F 的表达式为丄3B 1 o — VOF(D) AB +C (E) 19.图示电路中，当各触发器的状态为C 时.再输入一个CP 脉冲，融发器的 状态为QiQ 严0 0。
2021-2022学年数字逻辑与数字系统期末试卷(B卷)
2021—2022学年春季学期
课程名称：数字逻辑与数字系统
一.（10分）逻辑电路如图1-1所示。
试回答如下问题： (1) 在图1-1中的74161实现的是几进制计数器？ (2) 已知输入波形CP ，Q 2Q 1Q 0初始值为000，
在图1-2中画出Q 2、Q 1、Q 0、以及输出F 波形； (3) 说明图1-1逻辑电路的功能？
F
图1-1
图1-2
二.（8分）逻辑电路的状态转换图如图2所示。
试回答如下问题： (1) 说明该电路的功能；
(2) 用74160和必要的逻辑门实现该电路。
图2
三.(15分)逻辑电路的状态转换图如图3所示。
试回答如下问题：
(1)说明该电路的功能；
(2)用3个上升沿有效的D触发器和必要的逻辑门实现该电路，要求写出状态方
程、输出方程和驱动方程，判断能否自启动。
图3
四.（15分）时序逻辑电路如图4所示，写出驱动方程、输出方程，状态方程，列状态转换表，画出状态转换图，说明电路功能。
X
图4
五.（13分）逻辑电路的状态转换图如图5-1所示，其中X为输入，Z为输出，Q2Q1Q0为状态。
试回答如下问题：
(1)说明该电路的功能；
(2)根据图5-1状态转换图，以及给出的Verilog源程序，填写图5-2中a1~a10、
b1~b2、c1~c3的Verilog源程序；
(3)已知输入波形，如图5-3所示，画出Q2、Q1、Q0、Z波形。
图5-1
图5-2
图5-3
六．（9分）时序逻辑电路如图6所示，X为输入，F为输出；写出输出方程，状态方程，列状态转换表，画出状态转换图，说明逻辑电路功能。
图6。
《数字逻辑与数字系统》期末考试试题(A)标准答案
北京邮电大学2006——2007学年第一学期《数字逻辑与数字系统》期末考试试题(A)标准答案一、选择题（每小题1分，共10分）1．A2．B3．C4．D5．A6．B7．C8．D9．A10.B二、填空题（每小题2分，共20分）1.余3码2. 数据输入D、地址控制输入A1、A3. 0、14. 输入、原来5.多对一、一对多6. 同一个、状态7. 米里型8. D触发器、JK触发器9．510.多路选择器型（MUX）、定序型三、简答题（各5分，共10分）1. （5分）ispLSI1032中通用逻辑块GLB的五种组态模式是标准组态，高速直通组态，异或逻辑组态，单乘积项组态，多模式组态。
其中单乘积项组态最快，多模式和异或逻辑组态最慢。
2．（5分）小型控制器的组成框图。
四、时序电路分析题（10分） 1、（2分）右图从左到右为A 0 A 1 A 2 A 3……A 152、（4分）1514131211109876543210A A A A A A A A A A A A A A A A F += 1514131211109876543210F =3、（4分）当变量A 0 A 1 A 2 A 3……A 15全位0时，输出F=1,由打入信号打入标志触发器保存。
F=1标志着三态门输出信号为全0。
这是判别总线上代码全为0的电路。
五、组合电路设计（10分）1、真值表（2分） A i B i C i-1 S i Ci0 0 0 0 0 0 0 1 1 0 0 1 0 10 0 1 1 01 1 0 0 1 0 1 0 1 0 1 1 1 0 0 1 1 1 1 11控制信号反馈T 1T 22、画图（3分）:3、（3分）32位加法器最长时间为：最低位异或门+31级进位+最高位异或门： t=40ns+(20+20)ns ×31+40ns=1320ns六、时序电路分析（12分）1、写出状态方程 (3分)n2n 101n 0Q Q D Q ==+n 011n 1Q D Q ==+n 121n 2Q D Q ==+2、 出状态转移表(3分)ii i i C B A S ⊕⊕=1i i i i i 1i i 1i i i i i C )B A (B A C B C A B A C −−−⊕+=++=221S 323231…… 表达式：2分Q 2n Q 1n Q 0n Q 2n+1 Q 1n+1 Q 0n+1 0 0 0 0 01 0 0 1 0 1 1 0 1 1 1 1 1 1 1 1 1 1 0 1 1 0 1 0 0 1 0 0 0 0 1 0 1 0 1 0 1 1 0 1 0 1 13． 状态转移图（3分）4、此电路是五进制计数器，可自启动（3分）七、硬件描述语言设计（14分）MODULE counterTITLE '3-bit Gray code counter';Clock, pin;X pin;Q2,Q1,Q0 node istype 'reg';QSTATE=[Q3,Q2,Q0]; A=[0,0,0]; A=[0,0,1]; A=[0,1,1]; A=[0,1,0]; A=[1,1,0]; A=[1,1,1]; A=[1,0,1]; A=[1,0,0]; EQUATIONSQSTATE.CLK=Clock;（3分） （3分）（2分）State_diagram QSTATE State A;CASE X==1:B;X==0:H;END CASEState B;CASE X==1:C;X==0:A;END CASE……State H;CASE X==1:A;X==0:G;END CASEENDState_diagram QSTATEState A: if X==1 then B else H;State B: if X==1 then C else A;State C: if X==1 then D else B;State D: if X==1 then E else C;State E: if X==1 then F else D;State F: if X==1 then G else E;State G: if X==1 then H else F;State H: if X==1 then A else G;END八、小型控制器设计（14分）1、ASM流程图（3分）2、状态转移真值表（3分）PS NSQ1n Q0n Q1n+1Q0n+1a 0 0b 0 1b 0 1c 1 1c 1 1d 1 0d 1 0 c 1 1（6分）方案23、写出激励方程和控制信号表达式（2分+2分）nn 11Q Q D += n 1n 00Q Q D += 2n 0n1n 0n 1T )Q Q Q Q (LDA +=2n 0n 1n 0n 1T )Q Q Q Q (LDB +=n 0n 1Q Q ADD =4、设计定序型控制器电路。
《数字逻辑与数字系统》期末考试试题(A)
北京邮电大学2008——2009学年第一学期《数字逻辑与数字系统》期末考试试题（A ）考试注意事项一、学生参加考试须带学生证或学院证明，未带者不准进入考场。
学生必须按照监考教师指定座位就坐。
二、书本、参考资料、书包等物品一律放到考场指定位置。
三、学生不得另行携带、使用稿纸，要遵守《北京邮电大学考场规则》，有考场违纪或作弊行为者，按相应规定严肃处理。
四、学生必须将答题内容做在试题答卷上，做在草稿纸上一律无效。
五、学生的姓名、班级、学号、班内序号等信息由教材中心统一印制。
考试 课程 数字逻辑与数字系统 考试时间 2009年1月13日 题号 一 二 三 四 五 六 七 八 总分满分 10 20 10 10 10 12 14 14 得分 阅卷 教师一、选择题（每小题1分，共10分。
）1． )D C B (B )B A (A F ++++==( )A .B B . A+BC . 1D .AB2．同步时序电路和异步时序电路比较，其差异在于后者（ ） A . 没有稳定状态 B . 没有统一的时钟脉冲控制 C . 输入数据是异步的 D . 输出数据是异步的 3．（10000011）8421BCD 的二进制码为（ ）。
A .( 10000011)2B .(10100100)2C . (1010011)2D . (11001011)24． 74LS85为四位二进制数据比较器。
如果只进行4位数据比较，那么三个级联输入端a<b 、a>b 、a=b 应为（ ）。
A . a<b 接地，a>b 接地，a=b 接地B . a<b 接高电平，a>b 接高电平，a=b 接高电平C . a<b 接高电平，a>b 接高电平，a=b 接地5． N 个触发器可以构成能寄存（ ）位二进制数码的寄存器。
A. NB. 2NC. 2ND. N 26．时序电路中对于自启动能力的描述是（ ）。
A . 无效状态自动进入有效循环，称为具有自启动能力。
05—06学年《数字逻辑与数字系统》期末考试试题
北京邮电大学2005——2006学年第一学期 《数字逻辑与数字系统》期末考试试题（B ）一、选择题（每小题1分，共10分。
） ． 逻辑函数 B B A DEG B B A F +++= 的最简式为（ ）。
A.B F = B.F=B C.F=0 D.F=1 ． 逻辑函数F （ABC ）=A ⊙C 的最小项标准式为（ ）。
A.F=∑(0,3) B. C A C A F += C.F=m 0+m 2+m 5+m 7 D. F=∑(0,1,6,7) ．八进制数(573.4)8的十六进制数是（ ）。
A.(17C.4)16 B.(16B.4)16 C. (17B.8)16 D. (17B.5)16 ． 在下列电路中，不是组合逻辑电路的是（ ）。
A. 编码器 B. 锁存器 C. 全加器 D. 比较器 ． 八路数据分配器，其数据输入端有（ ）个。
A. 1 B. 2 C. 3 D.86．n 个触发器构成的扭环计数器中，无效状态有（ ）个。
A.nB.2nC.2n-1D. 2n -2n7．构成数字系统必不可少的逻辑执行部件为（ ）。
A. 控制器B. 计数器C. 基本子系统D. 逻辑门8．电路如图1所示，其中完成A Q Q n 1n +=+电路是（ ）。
9. 使用256×4位EPROM 芯片构成2K ×32位存储器，共需EPROM 芯片（ ）片。
A.64B.32C.48D.1610.在ispLSI1032中，巨块是（ ）。
A.逻辑宏单元B.输出布线C.时钟设置网络D.GLB 及其对应的ORP ，IOC 等的总称二、填空题（每小题2分，共20分）1. 用卡诺图判断函数AC BC AB F ++=和C A C B B A G ++=之间的逻辑关系是______________________。
2. 一个逻辑函数如果有n 个变量，则有__________个最小项。
任何一个逻辑函数可以化成一组________________之和表达式。
数字逻辑期末考试题及答案
数字逻辑期末考试题及答案一、选择题（每题2分，共20分）1. 以下哪个是数字逻辑中的基本逻辑门？A. 与门B. 或门C. 非门D. 所有选项都是答案：D2. 一个三输入的与门，当输入全为1时，输出为：A. 0B. 1C. 随机D. 无法确定答案：B3. 一个异或门的真值表中，当输入相同时，输出为：A. 1B. 0C. 随机D. 无法确定答案：B4. 下列哪个不是触发器的类型？A. SR触发器B. JK触发器C. D触发器D. AND触发器答案：D5. 在数字电路中，同步计数器和异步计数器的主要区别在于：A. 计数范围B. 计数速度C. 计数精度D. 计数方式答案：B6. 一个4位二进制计数器，其最大计数值为：A. 15B. 16C. 32D. 64答案：A7. 以下哪个不是数字逻辑设计中常用的简化方法？A. 布尔代数简化B. 卡诺图简化C. 逻辑门替换D. 逻辑表简化答案：C8. 在数字电路中，一个信号的上升沿指的是：A. 信号从0变为1的瞬间B. 信号从1变为0的瞬间C. 信号保持不变D. 信号在变化答案：A9. 一个D触发器的Q输出端在时钟信号上升沿时：A. 保持不变B. 翻转状态C. 跟随D输入端D. 随机变化答案：C10. 以下哪个不是数字逻辑中的状态机？A. Moore机B. Mealy机C. 有限状态机D. 无限状态机答案：D二、填空题（每空2分，共20分）11. 在布尔代数中，逻辑与操作用符号______表示。
答案：∧12. 一个布尔函数F(A,B,C)=A∨B∧C的最小项为______。
答案：(1,1,1)13. 在数字电路设计中，卡诺图是一种用于______的工具。
答案：布尔函数简化14. 一个4位二进制加法器的输出端最多有______位。
答案：515. 一个同步计数器在计数时，所有的触发器都______时钟信号。
答案：接收16. 一个JK触发器在J=K=1时，其状态会发生______。
《数字逻辑》——期末复习题及答案
《数字逻辑》——期末复习题及答案中国⽯油⼤学（北京）远程教育学院《数字逻辑》期末复习题⼀、单项选择题1. TTL 门电路输⼊端悬空时，应视为( )A. ⾼电平B. 低电平C. 不定D. ⾼阻2. 最⼩项D C B A 的逻辑相邻项是（）A ．ABCDB ．D BC A C ．CD AB D ．BCD A3. 全加器中向⾼位的进位1+i C 为( )A. i i i C B A ⊕⊕B.i i i i i C B A B A )(⊕+C.i i i C B A ++D.i i i B C A )(⊕4. ⼀⽚⼗六选⼀数据选择器，它应有（）位地址输⼊变量A. 4B. 5C. 10D. 165. 欲对78个信息以⼆进制代码表⽰，则最少需要（）位⼆进制码A. 4B. 7C. 78D. 106. ⼗进制数25⽤8421BCD 码表⽰为（）A.10 101B.0010 0101C.100101D.101017. 常⽤的BCD 码有（）A:奇偶校验码 B:格雷码 C:8421码 D:ASCII 码8. 已知Y A AB AB =++,下列结果中正确的是（）A:Y=A B:Y=B C:Y=A+B D: Y A B =+9. 下列说法不正确的是（）A:同⼀个逻辑函数的不同描述⽅法之间可相互转换B:任何⼀个逻辑函数都可以化成最⼩项之和的标准形式C:具有逻辑相邻性的两个最⼩项都可以合并为⼀项D:任⼀逻辑函数的最简与或式形式是唯⼀的10. 逻辑函数的真值表如下表所⽰，其最简与或式是（）A: ABC ABC ABC ++ B: ABC ABC ABC ++ C: BC AB + D: BC AC +11．以下不是逻辑代数重要规则的是( ) 。
A. 代⼊规则B. 反演规则C. 对偶规则D. 加法规则12．已知函数E)D (C B A F +?+=的反函数应该是( ) 。
A. [])E (D C B A F +?+?= B. [])E D (C B A F +?+?= C. [])E (D C B A F +?+?=D. [])E D (C B A F +?+?=13．组合逻辑电路⼀般由（）组合⽽成。
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北京XX 大学2006——2007学年第一学期《数字逻辑与数字系统》期末考试试题（A ）一、选择题（每小题1分，共10分。
）．卡诺图如图1所示，电路描述的逻辑表达式F=( ）。
A. ∑m(1,2,4,5,9,10,13,15)B. ∑m(0,1,3,4,5,9,13,15)C. ∑m(1,2,3,4,5,8,9,14)D. ∑m(1,4,5,8,9,10,13,15)．在下列逻辑部件中，不属于组合逻辑部件的是（ ）。
A. 译码器B. 锁存器C.编码器D.比较器．八路数据选择器，其地址输入端（选择控制端）有（ ）个。
A. 8B. 2C. 3D. 4 ．将D 触发器转换为T 触发器，图2所示电路的虚框 ）。
A. 或非门B. 与非门C. 异或门D. 同或门．用n 个触发器构成计数器，可得到的最大计数模是（ ）。
图2A. 2nB. 2nC. nD. 2n-16．GAL 是指（ ）。
A.随机读写存储器B.通用阵列逻辑C.可编程逻辑阵列D. 现场可编程门阵列7．EPROM 的与阵列（ ），或阵列（ ）。
A. 固定、固定B. 可编程、固定C. 固定、可编程D. 可编程、可编程8．在ispLSI 器件中，GRP 是指（ ）。
A. 通用逻辑块B. 输出布线区C. 输入输出单元D.全局布线区9. 双向数据总线可以采用（ ）构成。
A.三态门B. 译码器C.多路选择器D.与非门10.ASM 流程图是设计（ ）的一种重要工具。
A. 运算器B. 控制器C.计数器D. 存储器二、填空题（每小题2分，共20分）1. 图3所示加法器构成代码变换电路，若输入信号B 3B 2B 1B 0为8421BCD 码，则输出端S 3S 2S 1S 0为______________________代码。
2. 2:4译码器芯片如图4所示。
欲将其改为四路分配器使用，应将使能端G 改为___________________，而地址输入端A 、B 作为_________________________。
3. 门电路的输入、输出高电平赋值为逻辑_________，低电平赋值为逻辑________，这种关系为负逻辑关系。
4. 组合逻辑电路的输出只与当时的________状态有关，而与电路_______的输入状态无关。
5．译码器实现___________________译码，编码器实现___________________译码。
6. 在同步计数器中，所有触发器的时钟都与___________________时钟脉冲源连在一起，每一个触发器的_______________变化都与时钟脉冲同步。
7．时序逻辑电路中输出变量是输入变量和状态变量的函数，该电路为____________。
8．在CP 脉冲作用下，具有图5(a)所示功能的触发器是__________，具有图5(b)所示功能的触发器是__________。
9. ispLSI 器件具有__________________________条编程接口线。
10．小型控制器的结构有________________型、_______________型和计数器型。
三、简答题（各5分，共10分）1．写出ispLSI1032中通用逻辑块GLB 的五种组态模式；指出哪种工作速度最快？哪种工作速度最慢？（5分）2．画出小型控制器的组成框图。
（5分）四、综合逻辑电路分析题（10分）1．写出图6中三态门的输出信号（2分）X=0 X=1XY=φ1 XY=0φXY=φ0 图5 (b) (a)F（直接写在图上）2．写出F的逻辑表达式（4分）3．说明图6电路的逻辑功能（4分）五、组合电路设计（10分）给定如下两种门器件，延迟时间分别为：2输入与非门20ns、异或门40ns。
设计一个32位串行进位加法器。
1．列出一位全加器真值表，并写出求和、进位逻辑表达式。
（4分）2．画出加法器逻辑电路图（只画最低2位），规定输入、输出均为原变量。
（3分）3．计算加法器求和运算的最长时间。
（3分）六、时序逻辑分析（12分）由D触发器组成的同步时序电路如图7所示。
1、写出各触发器状态方程（3分）2、列出状态转移表（3分）3、画出状态转移图（3分）4、说明此电路的逻辑功能（3分）图7七、可编程逻辑设计（14分）三比特格雷码加/减计数器状态图如图8X为输入控制变量，X=1时计数器加，X=0时计数器减，请用ABEL-HDL语言的状态图法设计该计数器（测试向量部可选）。
图8八、小型控制器设计（14分）图9所示为数字累加系统的数据通路图，设计计数器型控制器。
寄存器A从数据总线上接收一系列输入数据，寄存器B保存它们的累加结果，加法器完成求和运算，控制器指挥执行部件自动完成上述运算。
其中LDA,LDB为打入寄存器的控制信号，ADD为三态门使能信号。
假设累加系统启动之前寄存器A、 B已清零。
控制器的状态变化发生在T1节拍脉冲时间，打入寄存器操作发生在T2节拍脉冲时间，控制器状态周期为T=T1+T2。
1．画出控制器的ASM图Array 2．列出状态转移真值表3．写出激励方程和控制信号表达式4．画出电路图北京XX大学2006——2007学年第一学期《数字逻辑与数字系统》期末考试试题(A)标准答案一、选择题（每小题1分，共10分）1．A2．B3．C4．D5．A6．B7．C8．D9．A10.B二、填空题（每小题2分，共20分）1.余3码2. 数据输入D、地址控制输入A1、A3. 0、14. 输入、原来5.多对一、一对多6. 同一个、状态7. 米里型8. D触发器、JK触发器9．510.多路选择器型（MUX）、定序型三、简答题（各5分，共10分）1. （5分）ispLSI1032中通用逻辑块GLB的五种组态模式是标准组态，高速直通组态，异或逻辑组态，单乘积项组态，多模式组态。
其中单乘积项组态最快，多模式和异或逻辑组态最慢。
2．（5分）小型控制器的组成框图。
四、时序电路分析题（10分） 1、（2分）右图从左到右为A 0 A 1 A 2 A 3……A 15 2、（4分）1514131211109876543210A A A A A A A A A A A A A A A A F+=1514131211109876543210A A A A A A A A A A A A A A A A F =3、（4分）当变量A 0 A 1 A 2 A 3……A 15全位0时，输出F=1,由打入信号打入标志触发器保存。
F=1标志着三态门输出信号为全0。
这是判别总线上代码全为0的电路。
五、组合电路设计（10分）控制信号T 1 T 22、画图（3分）:3、（3分）32位加法器最长时间为：最低位异或门+31级进位+最高位异或门： t=40ns+(20+20)ns ×31+40ns=1320ns六、时序电路分析（12分）1、写出状态方程 (3分)n2n 101n 0Q Q D Q ==+ n011n 1Q D Q ==+n121n 2Q D Q ==+2、 出状态转移表(3分)iii i CB A S ⊕⊕=1i ii i i 1i i 1i i i i iC)B A (B A CB CA B A C---⊕+=++=221S 323231…… 表达式：2分3． 状态转移图（3分）4、此电路是五进制计数器，可自启动（3分）七、硬件描述语言设计（14分）MODULE counterTITLE '3-bit Gray code counter';Clock, pin;X pin;Q2,Q1,Q0 node istype 'reg';QSTATE=[Q3,Q2,Q0]; A=[0,0,0]; A=[0,0,1]; A=[0,1,1]; A=[0,1,0]; A=[1,1,0]; A=[1,1,1]; A=[1,0,1]; A=[1,0,0];（3分） （3分）EQUATIONSQSTATE.CLK=Clock;State_diagram QSTATE State A;CASE X==1:B; X==0:H; END CASEState B;CASE X==1:C;X==0:A;END CASE ……State H;CASE X==1:A; X==0:G; END CASE ENDState_diagram QSTATEState A: if X==1 then B else H;State B: if X==1 then C else A; State C: if X==1 then D else B; State D: if X==1 then E else C;State E: if X==1 then F else D; State F: if X==1 then G else E; State G: if X==1 then H else F; State H: if X==1 then A else G; END八、小型控制器设计（14分） 1、ASM 流程图（3分）2、 状态转移真值表（3分） （6分） 方案2（2分）3、写出激励方程和控制信号表达式（2分+2分）nn 11Q QD += n1n 00Q Q D +=2n0n1n0n1T )Q Q Q Q (LDA+= 2n0n1n0n1T )Q Q Q Q (LDB+=nn1Q Q ADD=4、设计定序型控制器电路。
（4分）北京XX大学2005——2006学年第一学期《数字逻辑与数字系统》期末考试试题（B）一、选择题（每小题1分，共10分。
）1．逻辑函数BF+A+=的最简式为（）。
+BBADEGBA.BF= B.F=B C.F=0 D.F=12．逻辑函数F（ABC）=A⊙C的最小项标准式为（）。
A.F=∑(0,3)B. CF+= C.F=m0+m2+m5+m7 D. F=∑(0,1,6,7)ACA3．八进制数(573.4)8的十六进制数是（）。
A.(17C.4)16B.(16B.4)16C. (17B.8)16D. (17B.5)16A. 编码器B. 锁存器C. 全加器D. 比较器5． 八路数据分配器，其数据输入端有（ ）个。
A. 1 B. 2 C. 3 D.86．n 个触发器构成的扭环计数器中，无效状态有（ ）个。
A.nB.2nC.2n-1D. 2n-2n7．构成数字系统必不可少的逻辑执行部件为（ ）。
A. 控制器B. 计数器C. 基本子系统D. 逻辑门8．电路如图1所示，其中完成A QQn1n +=+电路是（ ）。
9. 使用256×4位EPROM 芯片构成2K ×32位存储器，共需EPROM 芯片（ ）片。
A.64 B.32 C.48 D.1610.在ispLSI1032中，巨块是（ ）。