FPGA在数字存储示波器时基电路中的应用
基于FPGA的数字存储示波器设计
ＧＥＮＧ Ｘｉ ｎ ｌ ｉ ， Ｗ ＡＮＧ Ｚ ｈ ｏ ｎ ｇ ｘ ｕ ｎ
（ Ｉ ｎ ｓ ｔ ｉ ｔ ｕ ｔ ｅ ｏ ｆＳ ｃ ｉ ｅ ｎ ｃ ｅ ａ ｎ ｄ Ｔ ｅ ｃ ｈ ｎ ｏ ｌ ｏ ｇ ｙ ｆ ｏ ｒ Ｏ ｐ ｔ ｏ － Ｅ ｌ ｅ ｃ ｔ ｒ ｏ ｎ ｉ ｃ ｓ Ｉ ｎ ｆ ｏ ｒ ｍ ａ ｔ ｉ ｏ ｎ ， Ｙ ａ ｎ ｔ ａ ｉ Ｕ ｎ ｉ ｖ ｅ ｒ ｓ ｉ ｔ ｙ ， Ｓ ｈ ａ ｎ ｄ ｏ ｎ ｇ Ｙ ａ ｎ ｔ ａ ｉ ２ ６ ４ ０ ０ ５ ， Ｃ ｈ ｉ ｎ ａ ）
耿新力 ， 王 中训
（ 烟 台大学 光 电信息科 学技术 学院 ， 山东 烟 台 ２ ６ ４ ０ ０ ５ ）
【 摘 要】提 出一个 经过优化 的数据 采集方 法 ， 辅以Ｆ Ｐ Ｇ Ａ （ Ｆ ｉ ｅ ｌ ｄ — Ｐ ｒ ｏ ｇ ｒ ａ ｍ ｍ ａ ｂ ｌ ｅ Ｇ ａ ｔ ｅ Ａ ｒ ｒ ａ ｙ ） 主控 制器 和 必备 的外 围 电路 完 成 了 基于 Ｆ Ｐ Ｇ Ａ的数 字存储 示波器 的设 计。 系统 最大 限度地利 用 了 Ｆ Ｐ Ｇ Ａ 的高速 数 字信 号处理 能力 以及 众 多硬 核 和 软核 内嵌 的特 性， 降低 了成本和 开发难度 。将 数字存储 示波器及信 号源 的基本 原理和 经过优 化 的数据采 集方 法相 结合 ， 分别在 模 拟信 号预处 理、 数据 多方位存储 、 触发 方式、 等精度测 频等环节进行创 新性优 化 ， 经 测试 ， 系统性能 良 好， 各项 指标均 能较好满足 要求 ， 为新 型 简易数 字存储示波器 的发展提 出了新 思路 。 【 关键词】数据采集； 现场可编程门阵列； 等精度测频 【 中图分类号】Ｔ Ｎ ９ ４ ８ 【 文献 本文献信息 】耿新 力 ， 王 中训 ． 基于 Ｆ Ｐ Ｇ Ａ 的数 字存 储 示波器 设计 ［ Ｊ ］ ． 电视技 术 ， ２ ０ １ ３ ， ３ ７ （ ９ ）
基于FPGA和单片机的数字存储示波器
基于FPGA和单片机的数字存储示波器摘要：随着时代的发展，示波器作为电子行业中一种常用的测试工具，在电子技术工作中起着不可替代的作用。
目前新的技术应用越来越多，用户的测试需求不断变化，然而市面上的数字存储示波器大多价格昂贵、体型庞大，很难携带或者安放，对于一些只进行简单测量不太实用。
数字存储示波器是20世纪70年代，发展起来的一种新型示波器。
今后市场的发展让示波器需要面对更多的应用，数字示波器功能集成趋势明显，与此同时，除了追求强大的功能以外，外观精美、款式小巧，便于携带也成为一个发展趋势。
本次设计利用单片机、FPGA和AD设计一款大众化的数字滤波器，成本低、体积小、便于携带、使用方便，能够完成基本的测试，如：存储并显示波形，测量信号的频率、幅度等。
1 方案论证与比较1.1 方案一：DSP+FPGA开发起来比较灵活，升级也较为容易，通用性较强。
同时利用了DSP运算速度来提高整个系统的算法效率；同时采用这种架构开发起来相对比较简单，因为它结合了FPGA 和DSP两者的优点。
所以它适合于实时信号处理。
在实时信号处理的过程中，对DSP的速度要求高，这样能同时使得整个系统既有其高速的处理速度，同时也不失其灵活性。
但是DSP在和与外围电路接口的时候，比如说LCD显示器和键盘电路进行通信的时候，因为DSP速度非常快。
而LCD和键盘的速度都很慢，DSP的优势没有得到利用。
1.2 方案二：利用超大规模可编程器件FPGA来控制高速A／D转换器和RAM实现高速数据采集，并且用它来进行数据的存储与处理。
由于超大规模可编程器件是全硬件的，所以速度快，稳定性好，利用较少的外围器件就可以实现复杂的逻辑和时序控制功能，是较为理想的方案。
这种方案实际上是一种片上系统(System On Chip)，即用单个芯片完成所有的控制与数据处理，并且还是全硬件的。
但是该方案实现起来非常困难，并且成本非常高，所以没有采用这种方案。
1.3 方案三：该方案采用FPGA和MSP430单片机来实现。
基于FPGA的简易数字存储示波器
基于Ｆ Ｇ Ｐ Ａ的简易数字存储示渡器
Ｒ４
０
［—ｃ＝
＿ ＝ Ａ ＧｌｑＤ ＇
图 ２电源 模 块 电路
于输 出电流不大 ， 以在外部接 口还加 了一个 Ｎ Ｎ三极 所 Ｐ 管， 具有扩流的作用 ， 放大系数视具体三极管的放大系数
可少 的， 因此键盘的设计也非常重要 。如图 ４ 所示 ， 按键 在没有按下时一直是低电平 ， 当按键按下 时为高 电平 ， 同 时在下拉 电阻的两端并联了一个小 电容 ，可以吸收一部 分 因按键抖动 引起 的脉冲 ，以此来 改善按 键 的输 出波 形图 程序在检测是否有按键按下时 ， 。 需要判断相关的 Ｉ ／ Ｏ 口是否为高电平 。本系统一共使用 了四个按键 ， ５用于 Ｋ 整个 系统的复位 ， ４ Ｋ 用于 串口的打开 ， ３用于串 口的关 Ｋ 闭， 使用 Ｋ ，３ 以有效地控制数据发送顺序 ， ２ 可 Ｋ 以致在上 位机上可 以得到有序 的正确 的数据。Ｋ 用 于调试使用 ， ２
在上位机调试时 ， 最重要 的是顺序的处理数据 ， 因为
不 同的数据在转化 时会乘 以不同的权 ，所 以如果数据顺
序不正确 ， 将得不到预期的效果。当输入一个方波时 ， 现
象如 图 ７ 示 。 所
［ 刘皖， ４ ］ 何道君’ 谭明． Ｇ Ｆ Ａ设计与应用［ ］ Ｐ Ｍ． 北京： 清华大学
传统模拟示波器相 比 ， 不仅具有体 积小 ， 功耗低 ， 使用方 便等优点 ， 而且还具有强大的信号实时处理分析功能 。 本
系统能够对外部 的直流信号准确地显示 ，对外部的交流 信号 ， 则视其 频率 的大小 ， 有不同 的效果 ， 常频率在 会 通 ５ｋ ０ 之内的信号 ， 系统可以准确显示其波形 。 本
基于FPGA的数字存储示波表
步动态 存储 器 ） 。它 集 成 数 据 采 集 和 电信 号 测 量 ２
文 章 编 号 ：０ ８１３ （０ Ｏ ０—４ ９０ １ ０ — ５ ４ ２ １ ） ６０ ８ — ３
基 于 Ｆ ＧＡ 的数 字存 储 示 波 表 Ｐ
冯 国楠 ， 鹏 云 张
（ 河北经 贸大学信 息技 术 学院 ， 北石 家庄 河 ０ ０ ６） ５ ０ １
摘 要 ： 绍 了一种基 于 Ｆ ＧＡ 的数 字存 储 示波表 的设 计原 理 与 实现 ， 涵盖 数 字存 储 示 波 器和 介 Ｐ 它
第 ２ ７卷 第 ６ 期
２１ ０ ０年 ｌ １月
河 北
工 业 科 技
Ｖｏ ． ７ ＮＯ ６ １２ ， ．
ＮＯ ２ ０ Ｖ． Ｏ１
Ｈｅ ｅ ｏ ｒ ａ ｆＩ ｄ ｓｒａ ｃｅ ｃ ｎ ｃ ｎ ｌｇ ｂ ｉ ｕ ｎ ｌ ｎ ｕ ｔｉｌ ｉｎ ｅａ ｄＴｅ ｈ ｏｏ ｙ Ｊ ｏ Ｓ
ｃ ｉ．Ａ／ ｃ ｎ ｅ ｔｒ ＤＲＡＭ ，Ｆ ｕｔ Ｄ ｏ ｖ ｒｅ ，Ｓ ＰＧＡ ｎ ｈｐ ａ ｄＰＸ１ ｉ．Ｔｈ ｅｔｒ ｓ ｌ ｉｄｃｔｓｔ ａ ｈ ｙ ｔｍ ｒ ｓｎ ｒ ｌ ｎ ｈ ｅ ｉｎｉ ｃ ｅｔｓ ｅ ｕｔ ｎ ｉａｅ ｈ ｔｔ ｅｓ ｓｅ ｗｏ ｋ ｏ ｍａｌ ａ ｄｔｅｄ ｓｇ ｓ ｙ
关于FPGA多处理器的数字存储示波器研究
关于FPGA多处理器的数字存储示波器研究1．引言随着电力电子和通信技术等行业的高速发展，示波器作为产品设计和调试中不可或缺的一个仪器得到了广泛的应用。
由于工程师对示波器的要求也越来越高，数字存储示波器以其强大的分析计算功能逐渐取代了模拟示波器。
实时采样率、实时带宽是衡量数字存储示波器的两个重要指标，然而工程师往往忽略了另一个重要指标——波形捕获率[1]。
波形捕获率是指示波器的采样时间占总测量时间的比例。
波形捕获率小就会漏掉许多待测波形，就很难观察到波形中的偶发事件。
波形捕获率取决于整个示波器的采样、处理、存储和显示模块的结构。
如图1，这是传统数字存储示波器的整体架构，待测信号经过放大器，由A/D 进行采样，采样的数据由处理器控制存入内存，处理器经过分析、计算参数等再将波形显示到显示器。
处理器在进行数据存储和处理的这段时间是不能进行采样的，那么这段时间就是所谓的“死区时间”，一般示波器的采样时间只占总测量时间的1%，因此大多数的信号信息丢失，这就大大降低了产品调试的效率[2]。
本文提出一种多处理器并行处理的数字存储示波器，有效的提高了整体的测量效率，不仅减少了“死区时间”，还提高了波形捕获率，对电路中的故障调试的速度也得到提高。
2．系统结构本文提出一种基于FPGA 的多处理器的数字存储示波器的架构，提高示波器的波形捕获率。
传统示波器之所以波形捕获率低下主要是因为单个处理器既要控制采集数据又要完成后期的处理和显示，这种串行结构导致浪费了很多的时间。
所以本文针对这种串行结构提出一种高效的并行处理结构的示波器，其基本结构所示。
处理器的数字存储示波器主要分为以下五个部分：信号调理及触发模块、并行波形采集模块、波形协处理模块、核心处理器及显示模块。
3．各模块设计3.1 乒乓采集模块本示波器的前端信号处理模块与传统示波器一样，使信号满足A/D 采样的要求。
传统示波器使用单个处理器对A/D 采样进行控制，这样当一次采样完成后就不能继续采样了，因为处理器要将采样存储器中的数据转移到内部存储器中进行处理。
基于FPGA的数字存储示波器
关键词 ： 字存储 示 波器 ； Ｐ Ａ； 效采样 数 ＦＧ 等
中图分 类 号 ： Ｍ ３ ． ２ Ｔ ９ ５ ３
０ 引
言
１Ｉ 时 便 低 于 １ＭＨ 。同 时 ， Ｓ Ｘ ｚ 由于 Ａ ９５ Ｄ ８ １的频率 控制 字 为 ３ ２位 ， 进 可轻 松 达 到 ５ｎ ， 过 累加 ｎ △步 ｓ通 值 ， 可 得到 ２０×１。 便 ０ ０ 次采样／ ｓ的等效采样 率 。 方案 ３ Ｆ Ｇ （ ：Ｐ Ａ 现场 可编 程 门 阵列 ） 内部 倍频 。通 过 ＦＧ Ｐ Ａ内部锁 相环对 ２ ｚ ０ＭＨ 信号 进行 十倍频 ， 得到 ２０ＭＨ 时钟信 号 ， ０ ｚ 从而 获得 分辨 率 为 ２０×１。次采 ０ ０ 样／ ｓ的步进 时延 ， 过 每 次 信 号 触 发延 进 行 判 断 ， 通 在其后 ＋ｎ ｔ Ａ 进行 采 样 ， 累加 ， 可 完 成 等效 时 ｎ值 便
方法。
１ 总体方案 比较与选择
方案 １阶梯 波 比较 触 发 。 根 据 被测 信 号 频 率 产 ： 生 分频 锯齿 波 信 号 ， 于 同被 测 信 号 比较 ， 生 脉 用 产 冲 序 列 ， 序 提 取 部 分 脉 冲作 为 信 号 采 样 保 持 以 及 顺 Ａ Ｄ转换 时钟 ， ／ 达到 对 原始 信 号进 行 恢 复 的 目的 。如 图 １所示 ， 序 产生 步进延 迟 。 顺
方 案 １实现 相对容 易 ， 是 由于步 进时 延不恒 定 ， 但 即 ｔ ｔ 可 能 保 持 线 性 关 系 ， 波 形 恢 复 的过 程 与 不 在
中 ， 带 来 波 形 失 真 。 方 案 ２很 巧 妙 地 采 用 高 精 度 会
测、 只读 测量 与 比较 测量 、 自动 测量 等多 种测 量技 术和
基于FPGA的嵌入式数字存储示波器
第九届电子设计竞赛论文所在院系：电控学院题目：基于FPGA嵌入式的双通道数字存储示波器作者：朱俊兰方威夏俊伟指导老师：柴钰二○一一年五月基于FPGA嵌入式的双通道数字存储示波器摘要：本设计是以FPGA为核心，结合衰减电路、程控放大电路、ADC采样、整形测频电路以及VGA显示模块实现了双通道数字存储示波器的设计。
用户可以获取当前输入波形的峰峰值、频率等信息，另外用户可以对波形实现存储和回显功能。
双通道的设计使得用户可以同时观察和对比两路波形，设计时充分利用了FPGA的高速数据处理能力，嵌入了诸多IP 软核组成SOPC系统，尤其是NiosII软核的嵌入，使得在一块FPGA上完成了数据采集、存储、处理、显示等所有功能，使得系统更为简洁、稳定。
关键词：FPGA NiosII SOPC VGA ADS830E1、引言数字存储示波器（Digital Storage Oscilloscopes，简称DSO)是随着数字模拟电路技术和数字处理技术（尤其是微型计算机的发展）的发展而日益强大的一种具有存储波形功能的示波器。
和传统示波器相比，数字示波器具有体积轻巧功耗低、使用方便且波形可存储，对波形可以进行复杂数学分析等优点。
在诸多领域中，数字示波器已经完全取代模拟示波器，但是在国内，数字示波器的市场一直为外国厂商（安捷伦、泰克等）虽占据，而且价格不菲，这样，对于像我们学生这样的消费者根本无法支付，那么，本文就基于此，研究探讨了一种基于FPGA的DIY示波器的方案。
经过我们的不断测试，在低端场合，这样一款数字示波器完全合乎需求。
2、方案设计2.1总体方案描述系统的组成框图如图2.1所示，包括输入信号耦合选择、双路程控衰减放大、数据采集存储、数据处理、数据显示等部分。
信号分别从通道1、通道2输入，送入程控放大（衰减）电路进行放大（衰减），再对被放大（衰减）的信号进行电平调整后，送入高速ADC 对信号进行采样，FPGA则用于完成系统高速采样信号的存储及分频，并将波形显示在显示模块上。
基于FPGA的数字存储示波器设计
基于FPGA的数字存储示波器设计耿新力;王中训【期刊名称】《电视技术》【年(卷),期】2013(37)9【摘要】An optimized method of data collection is proposed to complete the digital storage oscilloscope,which is supported by FPGA as its controller platform and the necessary peripheral circuits.The system uses FPGA high-speed digital signal processing and embedded of many modular circuits and soft-core characteristics,reducing the cost and difficulty of development.The combination of the basic principles of digital storage oscilloscope and signal source with new data acquisition and processing method and the optimization at analog signal preprocessing,data multi-faceted storage,trigger mode,and equal precision frequency measurement.After testing,the system has excellent performance,and all this provides new ideas for the development of new simple digital storage oscilloscope.%提出一个经过优化的数据采集方法,辅以FPGA(Field-Programmable Gate Array)主控制器和必备的外围电路完成了基于FPGA的数字存储示波器的设计.系统最大限度地利用了FPGA的高速数字信号处理能力以及众多硬核和软核内嵌的特性,降低了成本和开发难度.将数字存储示波器及信号源的基本原理和经过优化的数据采集方法相结合,分别在模拟信号预处理、数据多方位存储、触发方式、等精度测频等环节进行创新性优化,经测试,系统性能良好,各项指标均能较好满足要求,为新型简易数字存储示波器的发展提出了新思路.【总页数】4页(P218-221)【作者】耿新力;王中训【作者单位】烟台大学光电信息科学技术学院,山东烟台264005;烟台大学光电信息科学技术学院,山东烟台264005【正文语种】中文【中图分类】TN948【相关文献】1.基于FPGA和单片机的简易数字存储示波器设计 [J], 谭本军2.基于 FPGA 的数字存储示波器对外围芯片的控制设计 [J], 林盛鑫;钟惠球;黄丁香3.基于FPGA的虚拟简易数字存储示波器设计 [J], 雷贵;胡福云4.基于FPGA的手持式数字存储示波器显示驱动设计 [J], 石明江;张禾;河道清5.基于FPGA的数字存储示波器设计 [J], 苏建加;廖聪裕;鲁锦涛因版权原因，仅展示原文概要，查看原文内容请购买。
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（２】直接数字频率台成法
直接数字频率合成技术就是以一个频率固定的信号为参考．通过数字处理的方法产生一个频率可变的信 号。该方法通过在程序中设置不同的控制字对参考信号进行分频，但这种分频的效果叉不同于直接分频，Ｈ要 控制宇的长度足够，它就能够实现微细微的频率分辨率。 直接数字频率台成法的原理如图Ｉ所示，相位幅度表是存储一个周期正弦波形的ＰＲＯＭ，其地址对应着
表１ 时基（／ｄｉｖ）
采样与时基对照表
时基（／ｄｉｖ）
０ ２５ ｍ８
采样率（Ｓ／ｓ）／ＭＨｚ
１００
采样率（Ｓ，ｓ）／ｋＨｚ
ｌ ０００
１０
ｎｓ
５００
２５
ｎｓ
ｌ ｍｓ
２５０
５０
ｎｓ
２
５ ｍｓ
．１００
０．１“８
１００
５０
０．２５“ｓ
１０ｍ５
０
５
Ｈ８
１００
２５
ｎ１８
１０
ｌ“ｓ
２
５ｆｌｓ
０
１
ｓ
２５
５“ｓ
０ ２５
０
４３６０。变化的相位。ＰＲＯＭ的地址位数为Ｎ，则存储的幅度值为２“Ｎ个，相邻两个地址的相位差约为３６０。／
（２‘Ｎ）。每接收到一个时钟上升沿，相位累加器便在原来的基础上加一个变化量肼，并根据累加后的相位值在表 中查找对应的幅度值。甜＝Ｍ（３６０。／ｚ“Ｎ），Ｍ为每次跳过的地址数。当相位累加器输出一个完整周期（３６０。）
２
耳前常用的分频方法有以下两种：
常用的时钟分频方法
ｆ１）直接分频法
直接分频法是一种展简单的分频方法，它实际上就是一个循环计数器，当计数值达到某一值Ｎ时清０．并 重新计数。计数器每清０一次（即完成一次计数周期），便输出一个进位脉冲。这种分频方法简单稳定，能进行 整数分频，即输出的频率一定是输入频率的】／Ｎ，Ｎ为整数。
Ｋｅｙ
ｏｕｔ
ａｄｖａｎｔａｇｅ ａｎｄ ｄｉｓａｄｖａｎｔａｇｅ ｂｅｔｗｅｅｎ ｔｈｅ ｍｅｔｈｏｄ ａｎｄ ｃｏｍｍｏｎ ｍｅｔｈｏｄ．
Ｗｏｒｄｓ
Ｆｒｅｑｕｅｎｃｙ Ｄｉｖｉｓｉｏｎ．ＦＰＧＡ
３基于ＦＰＧＡ的时钟分频法
在数字存储示波器电路的设计巾．基于ＦＰＧＡ的分频方法就是采用可编程器件来实现分频功能。具体设 计实现如下： “）数字存储器的扫描时间概念与模拟示渡器不同，它将模拟信号经过Ａ／Ｄ转换后存人存储器，然后再 从存储器中读出，故数据写人存储器的速度与扫描速度快慢有关。即与“ｔ／ｄｉｖ“的设置有关，而与存储器读出 的速度无关。在这部分电路的实际设计中，就是将输入的时钟（如１００ ＭＨｚ）进行分频，按１、２、５步进的办法产 生１６种不同的频率。采样频率与时基的对照参见表ｌ。
９４
●■■■■■●■■■■■■■■●■■■■■■■■■●●一Ｉ■■●■■■■■■●■■■■■■■●■■■■■■■■■■■■●■■■■■●■■■■■■■■■●■■●■■■■■■●■■■●■■■■■■■■■■■■■■■■■■■■■■■■一
中国西部嵌入式系统与单片机技术论坛２００５学术年套论文靠
ＦＰＧＡ在数字存储 示波 器时基电路中的应用
ｓ
‘
１０“ｓ
２５
０
ｊ
ｓ
２５“ｓ
１０２５源自／５０ｎｓ
５
Ｏ
１ ｍｓ
２
ｊ
５
ｓ
０
ｊ
（２）实现方法。时基电路如图２所示。图２中，４个７４３９０是分频器。７４３９０为双通道．每个通道按连线方 式不同，町产牛８种分频信号。如果ＱＡ连接到ＣＬＫＢ，则在ＱＡ输出２分频且占空比为５０％的方波，ＱＢ输出 ４分频且占空比为５０％的方波，Ｑｃ输出８分频且占空比为５０％的方波，ＱＤ输出１０分频且占空比为２０蹦的方 波；若ＱＤ连接到ＣＩ，ＫＡ，则在ＱＡ输出ｌＯ分频且占空比为５０％的方波，ＱＢ输出２分频且占空比为５０％的方 波，ＱＣ输出４分频且占宅比为５０蹦的方波，ＱＤ输出５分翱且占空比为２０％的方波。 例如，设输入频率为１００ ＭＨｚ，则图２巾ｆｐ０为１００ ＭＨｚ，ｆｐｌ为１０ ＭＨｚ，ｆｐ２为１ ＭＨｚ，ｆｐ３为１００ 实测信号频率选择一个适当的时基，送到ＦＩＦＯ作为写时钟。
金映
电子科技大学自动化学院，成都，６１００５４ 摘要奉文首先丹绍了凡种常用的时钟旁颤法，在此基础上提出了基于ＦＰＧＡ的分频方法，并分析了 具体设计方案，给出了解决方法，最后指出了该方法与常用分频方法相比较的优娃．点。 关键词分频，ＦＰＧＡ
１
引
言
在数字存储示渡器电路的设计中，时基电路是数字存储示渡器控制电路中的重要组成部分。它为模／数转 换器Ａ／Ｄ提供采样时钟；为ＦＩＦＯ提供读／写时钟；电为其他控制电路部分提供触发时钟信号。时基电路要求 时钟信号的频率是可调的，造就给时钟的设计提出了要求。我们一般常用的方法就是时钟分频，即对一个固定 时钟信号进行若干分频，使得最后输出的频率满足要求。
ｋＨｚ，
ｆｐ４为１０ ｋＨｚ，ｆｐ５为１ ｋＨｚ，ｆｐ６为０．１ ｋＨｚ，ｆｐ７为０．Ｏｌ ｋＨｚ。然后将这些频率信号送人选择器，由ＣＰＵ根据
９６
中国西部嵌人式系统与单片机技术论坛２００５学术年会论文巢
冒２耐基电路
４结束语
通过以上分析，可以看出基于ＦＰＧＡ的时钟分频方法具有以下特点：采用可编程逻辑器件，设计灵活，程 序更改方便；将大部分功能模块集成在一个芯片中，减少了布线．避免了布线对频率的影响；与直接频率台成技 术相比，省略了查表的过程，节省了资源空问。
的相位时，经过查表转换成离散的正弦渡（一个整周期），晟后经研‘Ａ变换输出要得到的信号。因此，完成整个 ＰＲＯＭ的寻址过程，就得到了一个周期的信号，输出信号的频率为：
ｆ０一（Ｍ｝ｆｃ）／２‘Ｎ
图ｌ直接频率合成原理
从上式可以看出输出的信号频率与Ｍ、川有关，Ｎ的大小由ＰＲＯＭ的容量决定，而Ｍ则山程序设定。粟 用这种分频方法，在满足条奎斯特定理的条件下能够得到任意分频（包括小数分频）的信号。ＰＲＯＭ的容量越 大，Ｎ就越大，频率分辩率也就越高。直接频率台戒法存在的问题是捌位丢失。
参考文献
１宋万杰，罗丰，吴顺君ＣＰＬＤ技术及其应用．西安：阿安电子科技大学出版社．１ ２卢毅，赖杰．ＶＨＤＩ。与数字电路进计．北京：科学出版衬＝，２００１ ３蒋焕文，孙续．电子测量．北京：中国计量出版社，１９９６
９９９
Ａｂｓｔｒａｃｔ
Ｉｎ ｔｈｉｓ ｐａｐｅｒ，ｔｈｅ ｆｉｒｓｔ，ｓｏｍｅ ｃｌｏｃｋ ｆｒｅｑｕｅｎｃｙ ｄｉｖｉｓｉｏｎ ｔｅｃｈｎｉｑｕｅｓ
０１３
ａｒｅ
ｉｎｔｒｏｄｕｃｅｄ．ｔｈｅｎ
ａ
ｃｌｏｃｋ
ｆｒｅｑｕｅｎｃｙ ｄｉｖｉｓｉｏｎ ｔｅｃｈｎｉｑｕｅ ｂａｓｉｎｇ
ｉｎｇ
ＦＰＧＡ ｉｓ ｐｕｔ ｆｏｒｗａｒｄ，ａｎｄ ｗｅ ａｎａｌｙｚｅ ｄｅｓｉｇｎｉｎｇ ｂｌｕｅ ｐｒｉｎｔ ａｎｄ ｓｈｏｗ ｓｌｏｖ～
ｍｅｔｈｏｄ．ｆｉｎａｌｌｙ，ｗｅ ｐｏｉｎｔ