信号发生器的设计

EDA技术课程实验设计课程题目: 信号发生器的设计（元件例化语句）姓名:学号： 1107050119专业：通信工程2011级学院：电气信息学院指导教师：时间：目录：摘要----------------------------------------------------------------3 第一章：设计简介----------------------------------------------------4 1.1 EDA简介------------------------------------------------------4 1.2 VHDL简介-----------------------------------------------------4 1.3 Quartus II简介-----------------------------------------------5 1.4 SignalTap II简介---------------------------------------------5 第二章：设计基本要求------------------------------------------------52.1 学习用VHDL语言实现系统层次化设计----------------------------52.2 进一步熟悉SignalTap II的使用---------------------------------6 第三章：设计原理----------------------------------------------------63.1 信号发生器---------------------------------------------------6 3.2 实现方法-----------------------------------------------------6 第四章：设计过程----------------------------------------------------74.1 设计基本程序-------------------------------------------------74.2 管脚对应表--------------------------------------------------124.3 图形法生成原理图--------------------------------------------13 第五章：编译仿真波形-----------------------------------------------135.1 正弦波仿真结果----------------------------------------------135.2 方波仿真结果------------------------------------------------14 第六章：实验总结---------------------------------------------------14 参考文献-----------------------------------------------------------14摘要：硬件描述语言VHDL是EDA技术中的重要组成部分，VHDL是当前最流行的硬件描述语言之一，此语言具有良好的可读性，可移植等特点。

本设计主要是利用VHDL语言设计一个多功能信号发生器，根据输入信号的选择可以输出方波、正弦波，主要使用了Altera公司的Quartus II软件。

本设计利用VHDL语言使用文本输入法，新建工程，通过设计输入、编译，仿真完成各种信号的设计，然后生成元器件，再使用原理图输入法完成各部分的整合，从而形成一个完整的多波形信号发生器。

关键字：VHDL, Quartus II, 多功能信号发生器Abstract:Hardware describle language HDL is an important part of EDA technology,VHDL is one of the current most popular hardware describe language,this language has a nice readablitity and portability.this design primarily uses VHDL language to design a versatile signal generator.according to the choice of the input signal wave、the generator can export the one wave of the two waves including square-wave、sine-wave、this design primarily uses the Quartus II software of Altera company. The design uses text input method by VHDL language to creat new projects,design the input,compile,simulate various kinds signals.And it generate new component,then it form a completed various kinds sianals generator by schcmatic diagram method.第一章：设计简介1.1 EDA简介EDA是电子设计自动化（Electronic Design Automation）的缩写，在20世纪60年代中期从计算机辅助设计（CAD）、计算机辅助制造（CAM）、计算机辅助测试（CAT）和计算机辅助工程（CAE）的概念发展而来的。

国际上电子和计算机技术较为先进的国家，一直在积极探索新的电子电路设计方法，并在设计方法、工具等方面进行了彻底的变革，取得了巨大成功。

在电子技术设计领域，可编程逻辑器件（如CPLD、FPGA）的应用，已得到广泛的普及，这些器件为数字系统的设计带来了极大的灵活性。

这些器件可以通过软件编程而对其硬件结构和工作方式进行重构，从而使得硬件的设计可以如同软件设计那样方便快捷。

这一切极大地改变了传统的数字系统设计方法、设计过程和设计观念，促进了EDA技术的迅速发展。

EDA技术就是以计算机为工具，设计者在EDA软件平台上，用硬件描述语言VHDL完成设计文件，然后由计算机自动地完成逻辑编译、化简、分割、综合、优化、布局、布线和仿真，直至对于特定目标芯片的适配编译、逻辑映射和编程下载等工作。

EDA 技术的出现，极大地提高了电路设计的效率和可操作性，减轻了设计者的劳动强度。

1.2 VHDL简介VHDL翻译成中文就是超高速集成电路硬件描述语言，主要是应用在数字电路的设计中。

它在中国的应用多数是用在FPGA/CPLD/EPLD的设计中。

当然在一些实力较为雄厚的单位，它也被用来设计ASIC。

VHDL主要用于描述数字系统的结构，行为，功能和接口。

除了含有许多具有硬件特征的语句外，VHDL的语言形式、描述风格以及语法是十分类似于一般的计算机高级语言。

VHDL的程序结构特点是将一项工程设计，或称设计实体（可以是一个元件，一个电路模块或一个系统）分成外部（或称可视部分,及端口)和内部（或称不可视部分），既涉及实体的内部功能和算法完成部分。

在对一个设计实体定义了外部界面后，一旦其内部开发完成后，其他的设计就可以直接调用这个实体。

这种将设计实体分成内外部分的概念是VHDL系统设计的基本点。

1.3 Quartus II简介Quartus II 是Altera公司的综合性PLD/FPGA开发软件，支持原理图、VHDL、VerilogHDL以及AHDL（Altera Hardware Description Language）等多种设计输入形式，内嵌自有的综合器以及仿真器，可以完成从设计输入到硬件配置的完整PLD设计流程。

1.4 SignalTap II简介SignalTap II 是一款功能强大且极具实用性的FPGA片上debug工具软件，它集成在altera公司提供的FPGA开发工具Quartus II中。

SignalTap II全称SignalTap II Logic Analyzer是第二代系统级调试工具，可以捕获和显示实时信号，观察在系统设计中的硬件和软件之间的互相作用。

Quartus II软件可以选择要捕获的信号、开始捕获的时间，以及要捕获多少数据样本。

还可以选择时间数据从器件的存储器块通过JTAG端口传送至SignalTap II Logic Analyzer，还是至I/O引脚以供外部逻辑分析仪或示波器使用。

将实时数据提供给工程师帮助debug。

第二章：设计基本要求2.1 学习用VHDL语言实现系统层次化设计用元件例化语句实现系统层次化设计。

元件例化就是将以前设计的实体当作本设计的一个元件，然后用VHDL语句将各元件之间的连接关系描述出来。

元件的例化语句由两部分组成，第1部分是元件的定义，即将现成的设计实体定义为本设计的一个元件；第2部分是连接关系映射语句，即描述各元件之间的连接关系。

2.2 进一步熟悉SignalTap II的使用。

第三章：设计原理3.1 信号发生器指产生所需参数的电测试信号的仪器。

按信号波形可分为正弦信号、函数（波形）信号、脉冲信号和随机信号发生器等四大类。

信号发生器又称信号源或振荡器，在生产实践和科技领域中有着广泛的应用。

各种波形曲线均可以用三角函数方程式来表示。

能够产生多种波形，如三角波、锯齿波、矩形波（含方波）、正弦波的电路被称为函数信号发生器。

本设计采用EDA来设计信号发生器,该信号发生器可以产生正弦波、方波两种波形。

3.2 实现方法本设计以EP2C35F672C8为硬件核心设计，使用VHDL语言的元件例化语句描述。

总共4个VHDL文件，包括：正弦波设计文件、方波设计文件、三选一元件设计文件和顶层设计文件。

图1 工程文件组成第四章：设计过程4.1 设计基本程序正弦波程序library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity gen_sin isport( clk: in std_logic;d:out integer range 0 to 255 ); end gen_sin;architecture a of gen_sin isbeginprocess(clk)variable temp:integer range 0 to 63;beginif clk 'event and clk ='1' thenif temp = 63 thentemp :=0;elsetemp:=temp+1;end if;case temp iswhen 00=>d<=255;when 01=>d<=254;when 02=>d<=252; when 03=>d<=249;when 04=>d<=245;when 05=>d<=239; when 06=>d<=233;when 07=>d<=225;when 08=>d<=217; when 09=>d<=207;when 10=>d<=197;when 11=>d<=186; when 12=>d<=174;when 13=>d<=162;when 14=>d<=150; when 15=>d<=137;when 16=>d<=124;when 17=>d<=112; when 18=>d<=99;when 19=>d<=87;when 20=>d<=75; when 21=>d<=64;when 22=>d<=53;when 23=>d<=43; when 24=>d<=34;when 25=>d<=26;when 26=>d<=19; when 27=>d<=13;when 28=>d<=8;when 29=>d<=4; when 30=>d<=1;when 31=>d<=0;when 32=>d<=0;when 33=>d<=1;when 34=>d<=4;when 35=>d<=8;when 36=>d<=13;when 37=>d<=19;when 38=>d<=26; when 39=>d<=34;when 40=>d<=43;when 41=>d<=53; when 42=>d<=64;when 43=>d<=75;when 44=>d<=87; when 45=>d<=99;when 46=>d<=112;when 47=>d<=124; when 48=>d<=137;when 49=>d<=150;when 50=>d<=162; when 51=>d<=174;when 52=>d<=186;when 53=>d<=197; when 54=>d<=207;when 55=>d<=217;when 56=>d<=225; when 57=>d<=233;when 58=>d<=239;when 59=>d<=245; when 60=>d<=249;when 61=>d<=252;when 62=>d<=254; when 63=>d<=255;when others=>null;end if;end process;end a;方波程序library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity gen_square isport( clk: in std_logic;q:out integer range 0 to 255 ); end gen_square;architecture a of gen_square isbeginprocess(clk)variable temp:integer range 0 to 63;beginif clk 'event and clk ='1' thenif temp = 63 thentemp :=0;elsetemp:=temp+1;if temp<32 thenq <=255;elseq<=0;end if;end if;end process;end a;选择器程序library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_arith.all;use ieee.std_logic_unsigned.all;entity sel_fun isport( sel: in std_logic_vector(1 downto 0);fun_sin,fun_squ,fun_tri:in integer range 0 to 255;fun_out:out integer range 0 to 255 );end sel_fun;architecture a of sel_fun isbeginprocess(sel,fun_sin,fun_squ,fun_tri)begincase sel iswhen "00"=>fun_out<=fun_sin;when "01"=>fun_out<=fun_squ;when others=>fun_out<=fun_tri;end case;end process;end a;顶层文件library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_arith.all;use ieee.std_logic_unsigned.all;entity syn_dds isport(clk: in std_logic;sel: in std_logic_vector(1 downto 0);fun_out: out integer range 0 to 255); end syn_dds;architecture a of syn_dds iscomponent gen_sinport(clk: in std_logic;d: out integer range 0 to 255);end component;component gen_squport(clk:in std_logic;q: out integer range 0 to 255);end component;component sel_funport(sel:in std_logic_vector(1 downto 0);fun_sin,fun_squ,fun_tri: in integer range 0 to 255;fun_out: out integer range 0 to 255);end component;signal tclk_out:std_logic;signal tfun_sin,tfun_squ,tfun_tri:integer range 0 to 255;beginu1:gen_sin port map (clk,tfun_sin);u2:gen_squ port map (clk,tfun_squ);u4:sel_fun port map(sel,tfun_sin,tfun_squ,tfun_tri,fun_out); end a;4.2 管脚对应表图2 管脚对应表4.3 图形法生成原理图图3元件例化语句自动生成原理图图4第五章：编译仿真波形将程序输入进行编译后用Signal Tap Ⅱ进行波形的仿真，并使用实验箱上的相应的拨码开关进行选择。