推挽式输出和漏极式输出
漏极开路输出和推挽输出
漏极开路输出和推挽输出一、漏极开路（OD）输出：漏极开路（OD）输出，跟集电极开路输出是十分类似的。
将上面的三极管换成场效应管即可。
这样集电极就变成了漏极，OC就变成了OD，原理分析是一样的。
对于漏极开路（OD）来说，输出端相当于三极管的集电极。
要得到高电平状态需要上拉电阻才行。
适合于做电流型的驱动，其吸收电流的能力相对强（一般20ma以内）。
要实现线与需要用OC（open collector）门电路。
是两个参数相同的三极管或MOSFET，以推挽方式存在于电路中，各负责正负半周的波形放大任务。
电路工作时，两只对称的功率开关管每次只有一个导通，所以导通损耗小，效率高。
输出既可以向负载灌电流，也可以从负载抽取电流。
在电路设计时我们常常遇到开漏（open drain）和开集（open collector）的概念。
所谓开漏电路概念中提到的漏就是指MOSFET的漏极。
同理，开集电路中的集就是指三极管的集电极。
开漏电路就是指以MOSFET的漏极为输出的电路。
一般的用法是会在漏极外部的电路添加上拉电阻。
完整的开漏电路应该由开漏器件和开漏上拉电阻组成。
如图1所示：组成开漏形式的电路有以下几个特点：1. 利用外部电路的驱动能力，减少IC内部的驱动（或驱动比芯片电源电压高的负载）。
当IC内部MOSFET导通时，驱动电流是从外部的VCC流经R pull-up ，MOSFET到GND。
IC内部仅需很下的栅极驱动电流。
如图1。
2. 可以将多个开漏输出的Pin，连接到一条线上。
形成与逻辑关系。
如图1，当PIN_A、PIN_B、PIN_C任意一个变低后，开漏线上的逻辑就为0了。
这也是I2C，SMBus等总线判断总线占用状态的原理。
如果作为输出必须接上拉电阻。
接容性负载时，下降延是芯片内的晶体管，是有源驱动，速度较快；上升延是无源的外接电阻，速度慢。
如果要求速度高电阻选择要小，功耗会大。
所以负载电阻的选择要兼顾功耗和速度。
单片机IO端口工作原理(P0端口,漏极开路,推挽,上拉电阻,准双向口)
单片机IO端口工作原理（P0端口,漏极开路,推挽,上拉电阻,准双向口）一、P0端口的结构及工作原理P0端口8位中的一位结构图见下图：输入缓冲器：在P0口中，有两个三态的缓冲器，三态门有三个状态，即在其的输出端可以是高电平、低电平，同时还有一种就是高阻状态。
图中有一个是读锁存器的缓冲器，也就是说，要读取D锁存器输出端Q的数据，那就得使读锁存器的这个缓冲器的三态控制端（上图中标号为‘读锁存器’端）有效。
图中另一个是读引脚的缓冲器，要读取P0.X引脚上的数据，也要使标号为‘读引脚’的这个三态缓冲器的控制端有效，引脚上的数据才会传输到我们单片机的内部数据总线上。
D锁存器：一个触发器可以保存一位的二进制数（即具有保持功能），在51单片机的32根I/O口线中都是用一个D触发器来构成锁存器的。
图中的锁存器，D 端是数据输入端，CP是控制端（也就是时序控制信号输入端），Q是输出端，Q 非是反向输出端。
对于D触发器来讲，当D输入端有一个输入信号，如果这时控制端CP没有信号（也就是时序脉冲没有到来），这时输入端D的数据是无法传输到输出端Q及反向输出端Q非的。
如果时序控制端CP的时序脉冲一旦到了，这时D端输入的数据就会传输到Q及Q非端。
数据传送过来后，当CP时序控制端的时序信号消失了，这时，输出端还会保持着上次输入端D的数据（即把上次的数据锁存起来了）。
如果下一个时序控制脉冲信号来了，这时D端的数据才再次传送到Q端，从而改变Q端的状态。
多路开关：在51单片机中，当内部的存储器够用（也就是不需要外扩展存储器时，这里讲的存储器包括数据存储器及程序存储器）时，P0口可以作为通用的输入输出端口（即I/O）使用，对于8031（内部没有ROM）的单片机或者编写的程序超过了单片机内部的存储器容量，需要外扩存储器时，P0口就作为‘地址/数据’总线使用。
那么这个多路选择开关就是用于选择是做为普通I/O口使用还是作为‘数据/地址’总线使用的选择开关了。
开漏输出与推挽输出的比较
开漏输出与推挽输出的比较开漏输出：OC门的输出就是开漏输出；OD门的输出也是开漏输出。
TTL电路有集电极开路OC门，MOS管也有和集电极对应的漏极开路的OD门，它的输出就叫做开漏输出。
它可以吸收很大的电流，但是不能向外输出电流。
所以，为了能输入和输出电流，它使用的时候要跟电源和上拉电阻一齐用。
OC门开漏输出和OD门开漏输出都是为了同一个目的，都是为了实现逻辑器件的线与逻辑，当然选用不同的外接电阻也可以实现外围驱动能力的增加。
当你应用此电路的时候，要注意应用时要加上拉电阻接电源，这样才能保证逻辑的正确，在电阻上要根据逻辑器件的扇入扇出系数来确定，但一般mos电路带载同样的mos电路能力比较强，所以电阻通常可以选择2.2k，4.9k这样一些常用的。
推挽输出与开漏输出的区别推挽输出:可以输出高,低电平,连接数字器件;开漏输出:输出端相当于三极管的集电极. 要得到高电平状态需要上拉电阻才行. 适合于做电流型的驱动,其吸收电流的能力相对强(一般20ma以内).推挽结构一般是指两个三极管分别受两互补信号的控制,总是在一个三极管导通的时候另一个截止.要实现 线与 需要用OC(open collector)门电路.是两个参数相同的三极管或MOSFET,以推挽方式存在于电路中,各负责正负半周的波形放大任务,电路工作时，两只对称的功率开关管每次只有一个导通，所以导通损耗小,效率高。
输出既可以向负载灌电流，也可以从负载抽取电流。
所谓开漏电路概念中提到的“漏”就是指MOSFET的漏极。
同理，开集电路中的“集”就是指三极管的集电极。
开漏电路就是指以MOSFET的漏极为输出的电路。
一般的用法是会在漏极外部的电路添加上拉电阻。
完整的开漏电路应该由开漏器件和开漏上拉电阻组成。
如图1所示：组成开漏形式的电路有以下几个特点：1. 利用 外部电路的驱动能力，减少IC内部的驱动。
当IC内部MOSFET导通时，驱动电流是从外部的VCC流经R pull-up ，MOSFET到GND。
GPIO的推挽输出和开漏输出-对比
open-drain与push-pullGPIO的功能，简单说就是可以根据自己的需要去配置为输入或输出。
但是在配置GPIO管脚的时候，常会见到两种模式：开漏（open-drain，漏极开路）和推挽（push-pull）。
对此两种模式，有何区别和联系，下面整理了一些资料，来详细解释一下：图表1 Push-Pull对比Open-DrainPush-Pull推挽输出Open-Drain开漏输出原理输出的器件是指输出脚内部集成有一对互补的MOSFET，当Q1导通、Q2截止时输出高电平；而当Q1截止导通、Q2导通时输出低电平开漏电路就是指以MOSFET的漏极为输出的电路。
指内部输出和地之间有个N沟道的MOSFET（Q1），这些器件可以用于电平转换的应用。
输出电压由Vcc'决定。
Vcc'可以大于输入高电平电压VCC（up－translate）也可以低于输入高电平电压VCC（down－translate）。
某老外的更加透彻的解释Push-pull输出，实际上内部是用了两个晶体管（transistor），此处分别称为top transistor和bottom transistor。
通过开关对应的晶体管，输Open-drain输出，则是比push-pull少了个toptransistor，只有那个bottom transistor。
（就像push-pull中的那样）当bottom transistor关闭，则输出为高电平。
此处没法输出高电平，想要输出高电平，必须外部再接一个上拉电阻（pull-up resistor）。
Open-drain只能够漏电流（sink current），如果想要集电流（source current），则需要加一个上拉电阻。
出对应的电平。
toptransistor打开（bottomtransistor关闭），输出为高电平；bottomtransistor打开（toptransistor关闭），输出低电平。
单片机IO口推挽与开漏输出详解
单片机I/O口推挽与开漏输出详解推挽输出:可以输出高,低电平,连接数字器件;推挽结构一般是指两个三极管分别受两互补信号的控制,总是在一个三极管导通的时候另一个截止.开漏输出:输出端相当于三极管的集电极. 要得到高电平状态需要上拉电阻才行. 适合于做电流型的驱动,其吸收电流的能力相对强(一般20ma以内).我们先来说说集电极开路输出的结构。
集电极开路输出的结构如图1所示，右边的那个三极管集电极什么都不接，所以叫做集电极开路（左边的三极管为反相之用，使输入为“0”时，输出也为“0”）。
对于图1，当左端的输入为“0”时，前面的三极管截止（即集电极C跟发射极E之间相当于断开），所以5V电源通过1K电阻加到右边的三极管上，右边的三极管导通（即相当于一个开关闭合）；当左端的输入为“1”时，前面的三极管导通，而后面的三极管截止（相当于开关断开）。
我们将图1简化成图2的样子。
图2中的开关受软件控制，“1”时断开，“0”时闭合。
很明显可以看出，当开关闭合时，输出直接接地，所以输出电平为0。
而当开关断开时，则输出端悬空了，即高阻态。
这时电平状态未知，如果后面一个电阻负载（即使很轻的负载）到地，那么输出端的电平就被这个负载拉到低电平了，所以这个电路是不能输出高电平的。
再看图三。
图三中那个1K的电阻即是上拉电阻。
如果开关闭合，则有电流从1K电阻及开关上流过，但由于开关闭其它三个口带内部上拉），当我们要使用输入功能时，只要将输出口设置为1即可，这样就相当于那个开关断开，而对于P0口来说，就是高阻态了。
对于漏极开路（OD）输出，跟集电极开路输出是十分类似的。
将上面的三极管换成场效应管即可。
这样集电极就变成了漏极，OC就变成了OD，原理分析是一样的。
另一种输出结构是推挽输出。
推挽输出的结构就是把上面的上拉电阻也换成一个开关，当要输出高电平时，上面的开关通，下面的开关断；而要输出低电平时，则刚好相反。
比起OC或者OD来说，这样的推挽结构高、低电平驱动能力都很强。
推挽、开漏、强上拉、弱上拉、强下拉、弱下拉输出
推挽、开漏、强上拉、弱上拉、强下拉、弱下拉输出推挽输出:可以输出高,低电平,连接数字器件；推挽结构一般是指两个三极管分别受两互补信号的控制,总是在一个三极管导通的时候另一个截止开漏输出:输出端相当于三极管的集电极. 要得到高电平状态需要上拉电阻才行. 适合于做电流型的驱动,其吸收电流的能力相对强(一般20ma以内).上拉电阻：1、当TTL电路驱动CMOS电路时，如果TTL电路输出的高电平低于CMOS 电路的最低高电平（一般为3.5V），这时就需要在TTL的输出端接上拉电阻，以提高输出高电平的值。
2、OC（集电极开路）门电路必须加上拉电阻，才能使用。
3、为加大输出引脚的驱动能力，有的单片机管脚上也常使用上拉电阻。
4、在CMOS芯片上，为了防止静电造成损坏，不用的管脚不能悬空，一般接上拉电阻产生降低输入阻抗，提供泄荷通路。
5、芯片的管脚加上拉电阻来提高输出电平，从而提高芯片输入信号的噪声容限增强抗干扰能力。
6、提高总线的抗电磁干扰能力。
管脚悬空就比较容易接受外界的电磁干扰。
7、长线传输中电阻不匹配容易引起反射波干扰，加上下拉电阻是电阻匹配，有效的抑制反射波干扰。
上拉电阻阻值的选择原则包括:1、从节约功耗及芯片的灌电流能力考虑应当足够大；电阻大，电流小。
2、从确保足够的驱动电流考虑应当足够小；电阻小，电流大。
3、对于高速电路，过大的上拉电阻可能边沿变平缓。
综合考虑以上三点,通常在1k到10k之间选取。
对下拉电阻也有类似道理对上拉电阻和下拉电阻的选择应结合开关管特性和下级电路的输入特性进行设定，主要需要考虑以下几个因素：1. 驱动能力与功耗的平衡。
以上拉电阻为例，一般地说，上拉电阻越小，驱动能力越强，但功耗越大，设计是应注意两者之间的均衡。
2．下级电路的驱动需求。
同样以上拉电阻为例，当输出高电平时，开关管断开，上拉电阻应适当选择以能够向下级电路提供足够的电流。
3．高低电平的设定。
不同电路的高低电平的门槛电平会有不同，电阻应适当设定以确保能输出正确的电平。
推挽、开漏、强上拉、弱上拉、强下拉、弱下拉输出之间的区别
推挽、开漏、强上拉、弱上拉、强下拉、弱下拉输出推挽输出:可以输出高,低电平,连接数字器件；推挽结构一般是指两个三极管分别受两互补信号的控制,总是在一个三极管导通的时候另一个截止开漏输出:输出端相当于三极管的集电极. 要得到高电平状态需要上拉电阻才行. 适合于做电流型的驱动,其吸收电流的能力相对强(一般20ma以内).上拉电阻：1、当TTL电路驱动COMS电路时，如果TTL电路输出的高电平低于CO-MS电路的最低高电平（一般为3.5V），这时就需要在TTL的输出端接上拉电阻，以提高输出高电平的值。
2、OC（集电极开路）门电路必须加上拉电阻，才能使用。
3、为加大输出引脚的驱动能力，有的单片机管脚上也常使用上拉电阻。
4、在COMS芯片上，为了防止静电造成损坏，不用的管脚不能悬空，一般接上拉电阻产生降低输入阻抗，提供泄荷通路。
5、芯片的管脚加上拉电阻来提高输出电平，从而提高芯片输入信号的噪声容限增强抗干扰能力。
6、提高总线的抗电磁干扰能力。
管脚悬空就比较容易接受外界的电磁干扰。
7、长线传输中电阻不匹配容易引起反射波干扰，加上下拉电阻是电阻匹配，有效的抑制反射波干扰。
上拉电阻阻值的选择原则包括:1、从节约功耗及芯片的灌电流能力考虑应当足够大；电阻大，电流小。
2、从确保足够的驱动电流考虑应当足够小；电阻小，电流大。
3、对于高速电路，过大的上拉电阻可能边沿变平缓。
综合考虑以上三点,通常在1k到10k之间选取。
对下拉电阻也有类似道理对上拉电阻和下拉电阻的选择应结合开关管特性和下级电路的输入特性进行设定，主要需要考虑以下几个因素：1. 驱动能力与功耗的平衡。
以上拉电阻为例，一般地说，上拉电阻越小，驱动能力越强，但功耗越大，设计时应注意两者之间的均衡。
2．下级电路的驱动需求。
同样以上拉电阻为例，当输出高电平时，开关管断开，上拉电阻应适当选择以能够向下级电路提供足够的电流。
3．高低电平的设定。
不同电路的高低电平的门槛电平会有不同，电阻应适当设定以确保能输出正确的电平。
线驱动输出 集电极开路输出推挽式输出？
线驱动输出集电极开路输出，推挽式输出？什么是源型漏型？什么是上拉电阻？下拉电阻？什么是线驱动输出集电极开路输出，推挽式输出？我们先来说说集电极开路输出的结构。
集电极开路输出的结构如图1所示，右边的那个三极管集电极什么都不接，所以叫做集电极开路（左边的三极管为反相之用，使输入为“0”时，输出也为“0”）。
对于图1，当左端的输入为“0”时，前面的三极管截止（即集电极c跟发射极e之间相当于断开），所以5v电源通过1k电阻加到右边的三极管上，右边的三极管导通（即相当于一个开关闭合）；当左端的输入为“1”时，前面的三极管导通，而后面的三极管截止（相当于开关断开）。
我们将图1简化成图2的样子。
图2中的开关受软件控制，“1”时断开，“0”时闭合。
很明显可以看出，当开关闭合时，输出直接接地，所以输出电平为0。
而当开关断开时，则输出端悬空了，即高阻态。
这时电平状态未知，如果后面一个电阻负载（即使很轻的负载）到地，那么输出端的电平就被这个负载拉到低电平了，所以这个电路是不能输出高电平的。
再看图三。
图三中那个1k的电阻即是上拉电阻。
如果开关闭合，则有电流从1k电阻及开关上流过，但由于开关闭和时电阻为0（方便我们的讨论，实际情况中开关电阻不为0，另外对于三极管还存在饱和压降），所以在开关上的电压为0，即输出电平为0。
如果开关断开，则由于开关电阻为无穷大（同上，不考虑实际中的漏电流），所以流过的电流为0，因此在1k电阻上的压降也为0，所以输出端的电压就是5v了，这样就能输出高电平了。
但是这个输出的内阻是比较大的（即1kω），如果接一个电阻为r的负载，通过分压计算，就可以算得最后的输出电压为5*r/(r+1000)伏，即5/(1+1000/r)伏。
所以，如果要达到一定的电压的话，r就不能太小。
如果r真的太小，而导致输出电压不够的话，那我们只有通过减小那个1k的上拉电阻来增加驱动能力。
但是，上拉电阻又不能取得太小，因为当开关闭合时，将产生电流，由于开关能流过的电流是有限的，因此限制了上拉电阻的取值，另外还需要考虑到，当输出低电平时，负载可能还会给提供一部分电流从开关流过，因此要综合这些电流考虑来选择合适的上拉电阻。
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单片机学习之推挽输出与漏极开路输出方式
push- pull输出就是一般所说的推挽输出，在cmos电路里面应该较cmos输出更合适，因为在cmos里面的push－pull输出能力不可能做得双极那么大。
输出能力看ic内部输出极n管p管的面积。
和开漏输出相比，push－pull的高低电平由ic的电源低定，不能简单的做逻辑操作等。
push－pull是现在cmos电路里面用得最多的输出级设计方式。
一.什么是oc、od
集电极开路门(集电极开路oc 或源极开路od)
open-drain是漏极开路输出的意思，相当于集电极开路(open-collector)输出，即ttl中的集电极开路（oc）输出。
一般用于线或、线与，也有的用于电流驱动。
open-drain是对mos管而言，open-collector是对双极型管而言，在用法上没啥区别。
开漏形式的电路有以下几个特点：
1.利用外部电路的驱动能力，减少ic内部的驱动。
或驱动比芯片电源电压高的负载.
2. 可以将多个开漏输出的pin，连接到一条线上。
通过一只上拉电阻，在不增加任何器件的情况下，形成“与逻辑”关系。
这也是i2c，smbus等总线判断总线占用状态的原理。
如果作为图腾输出必须接上拉电阻。
接容性负载时，下降延是芯片内的晶体管，是有源驱动，速度较快；上升延是无源的外接电阻，速度慢。
如果要求速度高电阻选择要小，功耗会大。
所以负载电阻的选择要兼顾功耗和速度。
3.可以利用改变上拉电源的电压，改变传输电平。
例如加上上拉电阻就可以提供ttl/cmos电平输出等。
4.开漏pin不连接外部的上拉电阻，则只能输出低电平。
一般来说，开漏是用来连接不同电平的器件，匹配电平用的。
5.正常的cmos输出级是上、下两个管子，把上面的管子去掉就是open-drain了。
这种输出的主要目的有两个：电平转换和线与。
6.由于漏级开路，所以后级电路必须接一上拉电阻，上拉电阻的电源电压就可以决定输出电平。
这样你就可以进行任意电平的转换了。
7.线与功能主要用于有多个电路对同一信号进行拉低操作的场合，如果本电路不想拉低，就输出高电平，因为open-drain上面的管子被拿掉，高电平是靠外接的上拉电阻实现的。
（而正常的cmos输出级，如果出现一个输出为高另外一个为低时，等于电源短路。
）
8.open-drain提供了灵活的输出方式，但是也有其弱点，就是带来上升沿的延时。
因为上升沿是通过外接上拉无源电阻对负载充电，所以当电阻选择小时延时就小，但功耗大；反之延时大功耗小。
所以如果对延时有要求，则建议用下降沿输出。
二.什么是线或逻辑与线与逻辑？
在一个结点(线)上, 连接一个上拉电阻到电源vcc 或vdd 和n 个npn 或nmos 晶体管的集电极c 或漏极d, 这些晶体管的发射极e 或源极s 都接到地线上, 只要有一个晶体管饱和, 这个结点(线)就被拉到地线电平上.
因为这些晶体管的基极注入电流(npn)或栅极加上高电平(nmos), 晶体管就会饱和, 所以这些基极或栅极对这个结点(线)的关系是或非nor 逻辑. 如果这个结点后面加一个反相器, 就是或or 逻辑.
注：个人理解：线与，接上拉电阻至电源。
(~a)&(~b)=~(a+b)，由公式较容易理解线与此概念的由来；
如果用下拉电阻和pnp 或pmos 管就可以构成与非nand 逻辑, 或用负逻辑关系转换与/或逻辑.
注：线或，接下拉电阻至地。
(~a)+(~b)=~(ab);
这些晶体管常常是一些逻辑电路的集电极开路oc 或源极开路od 输出端. 这种逻辑通常称为线与/线或逻辑, 当你看到一些芯片的oc 或od 输出端连在一起, 而有一个上拉电阻时, 这就是线或/线与了, 但有时上拉电阻做在芯片的输入端内.
顺便提示如果不是oc 或od 芯片的输出端是不可以连在一起的, 总线bus 上的双向输出端连在一起是有管理的, 同时只能有一个作输出, 而其他是高阻态只能输入.
三.什么是推挽结构
一般是指两个三极管分别受两互补信号的控制,总是在一个三极管导通的时候另一个截止，要实现线与需要用oc(open collector)门电路。
如果输出级的有两个三极管，始终处于一个导通、一个截止的状态，也就是两个三级管推挽相连，这样的电路结构称为推拉式电路或图腾柱（totem- pole）输出电路（可惜，图无法贴上）。
当输出低电平时，也就是下级负载门输入低电平时，输出端的电流将是下级门灌入t4；当输出高电平时，也就是下级负载门输入高电平时，输出端的电流将是下级门从本级电源经t3、d1 拉出。
这样一来，输出高低电平时，t3 一路和t4 一路将交替工作，从而减低了功耗，提高了每个管的承受能力。
又由于不论走哪一路，管子导通电阻都很小，使rc常数很小，转变速度很快。
因此，推拉式输出级既提高电路的负载能力，又提高开关速度。
供你参考。
推挽电路是两个参数相同的三极管或mosfet,以推挽方式存在于电路中,各负责正负半周的波形放大任务,电路工作时，两只对称的功率开关管每次只有一个导通，所以导通损耗小效率高。
输出既可以向负载灌电流，也可以从负载抽取电流。
其他资料：
推挽电路是两不同极性晶体管输出电路无输出变压器（有otl、ocl等）。
是两个参数相同的功率bjt 管或mosfet 管,以推挽方式存在于电路中,各负责正负半周的波形放大任务,电路
工作时，两只对称的功率开关管每次只有一个导通，所以导通损耗小效率高。
推挽输出既可以向负载灌电流，也可以从负载抽取电流。
如果输出级的有两个三极管，始终处于一个导通、一个截止的状态，也就是两个三级管推挽相连，这样的电路结构称为推拉式电路或图腾柱（totem-pole）输出电路。
当输出低电平时，也就是下级负载门输入低电平时，输出端的电流将是下级门灌入t4；当输出高电平时，也就是下级负载门输入高电平时，输出端的电流将是下级门从本级电源经t3、d1 拉出。
这样一来，输出高低电平时，t3 一路和t4 一路将交替工作，从而减低了功耗，提高了每个管的承受能力。
又由于不论走哪一路，管子导通电阻都很小，使rc 常数很小，转变速度很快。
因此，推拉式输出级既提高电路的负载能力，又提高开关速度。
推挽结构一般是指两个三极管分别受两互补信号的控制，总是在一个三极管导通的时候另一个截止。
要实现线与需要用oc门电路。
推挽电路适用于低电压大电流的场合，广泛应用于功放电路和开关电源中。
它的优点是：
结构简单，开关变压器磁芯利用率高，推挽电路工作时，两只对称的功率开关管每次只有一个导通，所以导通损耗小。
缺点是：变压器带有中心抽头，而且开关管的承受电压较高；由于变压器原边漏感的存在，功率开关管关断的瞬间，漏源极会产生较大的电压尖峰，另外输入电流的纹波较大，因而输入滤波器的体积较大。
为漏极开路是数字集成块cmos块的使用条件。
推挽输出是数字电路里的一种功率放大电路的一种应用，用两个晶体管分别工作在甲类状态，使用时两个管子交替工作。
弱上拉是为了保证该点电位的电压值不能过低。