【精】cadence笔记-gerber光绘出错
Cadence 元件封装及常见问题解决
Cadence 使用及注意事项目录1 PCB工艺规则 (1)2 Cadence的软件模块 (2)2.1 Cadence的软件模块--- Pad Designer (2)2.2 Pad的制作 (3)2.2.1 PAD物理焊盘介绍 (3)3 Allegro中元件封装的制作 (5)3.1 PCB 元件(Symbol)必要的 CLASS/SUBCLASS (5)3.2 PCB 元件(Symbol)位号的常用定义 (8)3.3 PCB 元件(Symbol)字符的字号和尺寸 (8)3.4 根据Allegro Board (wizard)向导制作元件封装 (9)3.5 制作symbol时常遇见的问题及解决方法 (15)4 Cadence易见错误总结 (16)1 PCB工艺规则以下规则可能随中国国内加工工艺提高而变化（1）不同元件间的焊盘间隙：大于等于 40mil(1mm)，以保证各种批量在线焊板的需要。
（2）焊盘尺寸：粘锡部分的宽度保证大于等于10mil(0.254mm)，如果焊脚(pin)较高，应修剪；如果不能修剪的，相应焊盘应增大…..（3）机械过孔最小孔径：大于等于 6mil(0.15mm)。
小于此尺寸将使用激光打孔，为国内大多数PCB厂家所不能接受。
（4）最小线宽和线间距：大于等于4mil(0.10mm)。
小于此尺寸，为国内大多数PCB 厂家所不能接受，并且不能保证成品率！（5）PCB 板厚：通常指成品板厚度，常见的是：0.8mm、1mm、1.2mm、1.6mm、2.0mm；材质为FR-4。
当然也有其它类型的，比如：陶瓷基板的…（6）丝印字符尺寸：高度大于 30mil(0.75mm)，线条宽大于 6mil(0.15mm)，高与宽比例3:2（7）最小孔径与板厚关系：目前国内加工能力为：板厚是最小孔径的8~15倍，大多数多层板PCB 厂家是：8~10倍。
举例：假如板内最小孔径（如：VIA）6mil，那么你不能要求厂家给你做1.6mm厚的PCB 板，但可以要求 1.2mm或以下的。
Cadence自学笔记笔记
Cadence⾃学笔记笔记Cadence SPB15.7 快速⼊门视频教程⽬录Capture CIS 原理图及元件库部分第1-15讲第1讲课程介绍，学习⽅法，了解CADENCE软件Cadence下⼏个程序说明Design Entry CIS 系统级原理图设计Design Entry HDL 芯⽚设计Layout plus orcad ⾃带的pcb板布局布线⼯具，功能不是很强⼤，不推荐使⽤Pcb Editor Pcb librarian Cadence带的PCB布局布线封装设计PCB Router pcb⾃动布线Pcb SI SigXplorer Pcb电路板信号完整性仿真OrCAD Capture CIS 对元件管理更⽅便相对于OrCAD CaptureI 放⼤O 缩⼩页⾯属性设置options Design Templateoptions Schematic Page Propertie s第2讲创建⼯程，创建元件库原理图元件库，某元件分成⼏个部分，各部分间浏览ctrl+N ctrl+B元件创建完后修改footprint封装，options Package Properties第3讲分裂元件的制作⽅法1、homogeneous 和heterogeneous 区别homogeneous,芯⽚包含⼏个完全相同的部分选择该模式，画好第⼀个part后，后⾯的part会⾃动⽣成，因为完全⼀样。
但是引脚编号留空了，要⾃⼰再设置引脚编号。
heterogeneous芯⽚包含⼏个功能部分，可按照功能部分分成⼏个部分。
ctrl+N ctrl+B切换分裂元件的各个部分原理图画完之后，要对各元件⾃动编号，在项⽬管理窗⼝选择项⽬，点击tools annotate,在Action下⾯选择相应的动作。
2、创建homogeneous类型元件3、创建heterogeneous类型元件第4讲正确使⽤heterogeneous类型的元件1、可能出现的错误Cannot perform annotation of heterogeneous part J?A(Value RCA_Octal_stack ) part has not been uniquely group(using a common User Property with differing Values) or the device designation has not been chosen2、出现错误的原因分裂元件分成⼏个part,并且⽤了多⽚这样的分裂元件。
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cadence笔记焊盘设计：1 drill/slot symbol-----设置在钻孔的可视符号，在NC legend-1-4层中显示的钻孔的表示符号，取决与这里的设置。
2 drill/slot hole中plating的设置要注意。
3 allow suppression of unconnected internal pads?4 regular pad-->当焊盘用走线连接时所使用的焊盘图形；Thermal relief-->当焊盘用dynamic shape连接时所使用的焊盘挖空图形（当该层不定义时，则不挖空，可从下拉列表中选择图形形状和大小，也可使用flash）；当焊盘不连接时内电层的镂空图形。
5 如果是用于在不同的层之间电气连接的过孔，则thermal relief可以不设置（即为null），若是通孔焊盘，则需要做Flash焊盘，以增加热阻,利于焊接6 如果是用于BGA的过孔，则solder和paste层可设置为null7 按照IPC标准，soldermask比正常焊盘大0.1mm（直径还是半径？）即4mil,pastmask和焊盘一样大8 焊盘的命名，表明焊盘的形状，尺寸。
antipad-->用于经过plane层（即负片）的过孔与非相同网络的dynamic shape的隔离，在布线层（即正片）中不起作用，布线层（即正片）中其功能由rule代替，设计时以钻孔大小为参考标准而非FLASHtermal relief->用于经过plane层（即负片）的过孔与相同网络的dynamic shape的连接（有图形的地方被挖空），在布线层（即正片）中不起作用，布线层中其功能由rule代替regular pad-->过孔在走线层中的焊盘形状对于不同网络的铺铜和过孔（作为焊盘时）的间距在spacing中设置，对于相同网络的铺铜和过孔（作为焊盘时）的间距（thermal releif）在same net spacing中设置,连接方式在setup->shapes->edit global dynamic shape parameters中设置.所以，在设计一般的过孔（不用于焊盘）时，布线层，可仅设置regular pad,参考平面层可仅设置regular pad和antipad注：焊盘和shape连接方式都可以在setup->shapes->edit global dynamic shape parameters中设置9 如何创建自定义图形的焊盘：创建焊盘图形（file->new->shape symbol;shape;merge;creat symbol）；创建soldermask图形;创建焊盘封装设计：1 在allegro中新建package symbol2 设置图纸大小，单位制，精度，网格3 放置引脚4 在package geometry->assembly top中添加图形（line）5 在package geometry->silkscreen中添加图形（line）6 在package geometry->place_bound_top中添加图形（区域）7 添加参考编号ref_des->assembly_top & ref_des->silkscreen_top8 file->creat symbol 生成相应的psm文件通孔封装（25）1 创建FLASH：add->flash命令。
Cadence自学笔记笔记
Cadence SPB15.7 快速入门视频教程目录Capture CIS 原理图及元件库部分第1-15讲第1讲课程介绍，学习方法，了解CADENCE软件Cadence下几个程序说明Design Entry CIS 系统级原理图设计Design Entry HDL 芯片设计Layout plus orcad 自带的pcb板布局布线工具，功能不是很强大，不推荐使用Pcb Editor Pcb librarian Cadence带的PCB布局布线封装设计PCB Router pcb自动布线Pcb SI SigXplorer Pcb电路板信号完整性仿真OrCAD Capture CIS 对元件管理更方便相对于OrCAD CaptureI 放大O 缩小页面属性设置options Design Templateoptions Schematic Page Properties第2讲创建工程，创建元件库原理图元件库，某元件分成几个部分，各部分间浏览ctrl+N ctrl+B元件创建完后修改footprint封装，options Package Properties第3讲分裂元件的制作方法1、homogeneous 和heterogeneous 区别homogeneous,芯片包含几个完全相同的部分选择该模式，画好第一个part后，后面的part会自动生成，因为完全一样。
但是引脚编号留空了，要自己再设置引脚编号。
heterogeneous芯片包含几个功能部分，可按照功能部分分成几个部分。
ctrl+N ctrl+B切换分裂元件的各个部分原理图画完之后，要对各元件自动编号，在项目管理窗口选择项目，点击tools annotate,在Action下面选择相应的动作。
2、创建homogeneous类型元件3、创建heterogeneous类型元件第4讲正确使用heterogeneous类型的元件1、可能出现的错误Cannot perform annotation of heterogeneous part J?A(Value RCA_Octal_stack ) part has not been uniquely group(using a common User Property with differing Values) or the device designation has not been chosen2、出现错误的原因分裂元件分成几个part,并且用了多片这样的分裂元件。
cadence常见技巧和错误。。。
cadence常见技巧和错误。
1.如何在allegro中取消花焊盘(⼗字焊盘)set up->design parameter ->shape->edit global dynamic shape parameters->Thermal relief connects ->Thru pins ,Smd pins -> full contact2.allegro 中如何设置等长setup -> constraints->electrical->net->routing->Min Max Propagation delays选择要等长的net->右击->create->pin pair->选择pin修改 prop daly 的min 和max项3.如何设置allegro的快捷键修改⽂件inst d ir\share\pcb\env或inst_dir\pcbevn\env快捷键定义如下:alias F12 zoom outalias ~R angle 90 (旋转90 度)alias ~F mirror (激活镜相命令)alias ~Z next (执⾏下⼀步命令)alias End redisplay(刷新屏幕)alias Del Delete(激活删除命令)alias Home Zoom fit(全屏显⽰)alias Insert Define grid(设置栅格)alias End redisplayalias Pgdown zoom outalias Pgup zoom inalias F12 custom smoothalias Pgup slidealias Pgdown donealias Home hilightalias End dehilightalias Insert add connectalias Del Delete4.如何在allegro中删除有过孔或布线的层时不影响其他层1.输出specctra的dsn⽂件allegro->file->export->router->demo.dsn->run2.产⽣session⽂件specctra(pcb router)->file->write->session->demo.ses->ok3.删除某⼀层中的布线和过孔delete(ctrl+D)->..4.删除allegro中的板层setup->cross section->⿏标右键->delete5.导⼊session⽂件allegro->file->import->router->demo.ses->run也可先将通过该层的过孔先替换成顶层焊盘,删除该层以后再替换回来5.如何在Allegro中同时旋转多个零件1.Edit->Move 在Options中Rotation的Point选User Pick2 再右键选Term Group 按住⿏标左键不放并拉⼀个框选中器件多余的可⽤Ctrl+⿏标左键点击去掉.3. 选好需整体旋转的器件后右键complete.4. 提⽰你Pick orgion ⿏标左键选旋转中⼼.5 下⾯右键选rotate 即可旋转了.6.allegro 16.0 透明度设置display->colour/visibility->display->OpenGL->Global transparency->transparent7.allegro Drill hole size is equal or larger than smallest pad size.Pad will be drilled away.提⽰Drill hole size is equal or larger than smallest pad size.Pad will be drilled away.不⽤理睬这⼀提⽰8.ALLEGRO 如何⽣成钻孔⽂件Manufacture -> NC -> Drill Customization->auto generate symbolsManufacture -> NC -> Drill LegendManufacture -> NC ->NC parameters->enhanced excellon format->closeManufacture -> NC -> NC Drill->auto tool select->optimize drill head travel9.CAM350如何正确导⼊钻带⽂件导进去后MACRO->PLAY->选择(CAM350--SCRIPTS)PADS_DRILL->选择钻带的REP⽂件还没测试过，rep⽂件从哪⼉来的呢10.allegro 如何设置route keepin,package keepin1.setup->area->route keepin,package keepin ->画框2.edit ->z-copy->options->package keepin,route keepin->offset->50->点击外框11.allegro 中如何禁⽌显⽰shape完全禁⽌的⽅法没找到setup->user preference editor->display->display_shapefill->输⼊⼀个较⼤的数shape在显⽰时就不是那么显眼了set-user preference editor-shape-no shape fill(v)12.如何在allegro设置⾃定义元件库路径在下⾯两个位置添加⾃定义元件的路径Setup->User Preferences Editor->Design_paths->padpathSetup->User Preferences Editor->Design_paths->psmpath1.在allegro中如何修改线宽在Allegro的Setup－>constraints⾥的set standard values中可定义每⼀层⾛线的宽度，⽐如，可以定义VCC和GND的线宽为10 Mil。
格博GERBER常见问题与解决方法
1-1 ACCUMARK资源管理器打不开，但是其他所有的模块都能正常使用。
解决方法：打开开始菜单——运行——输入REGEDIT，进入注册表后，打开HEY_CURRENT_USER——SOFTWARE，找到GERBER这个项，把它删除，然后重新启动机器。
如果操作这个步骤后资源管理器仍然打不开，请重新安装Accumark软件。
1-2 ACCUMARK资源管理器里的储存区出错，不能打开和保存排版图或样片。
解决方法：1，检查储存区。
打开资源管理器ACCUMARK EXPLORER，右键储存区检查。
2，删除CTL文件。
打开我的电脑——C：（D：）——USERROOT文件夹——STORAGE文件夹——找到和你储存区相应名称的文件夹，首先将该文件夹备份一份。
然后打开这个文件夹，把里面所有后缀名为CTL的文件删除，然后打开资源管理器ACCUMARK EXPLORER，右键检查储存区。
1-3 ACCUMARK资源管理器中储存区被上锁，不能打开。
解决方法：右键选择该储存区，开锁。
如果储存区仍然被被上锁，请按以下方法1. 请确定你的储存区文件夹储存在路径：C: (或D: E:等）\userroot\storage在储存区的文件夹中应该有DATA， PARAM两个文件夹和一个CTL文件。
先将该文件夹备份一份，然后打开这个文件夹，把里面所有后缀名为CTL的文件删除，然后打开资源管理器ACCUMARK EXPLORER，右键检查储存区。
1-4：ACCUMARK资源管理器中的工具栏无法显示出来。
解决方法： 1.关闭AM-资源管理器。
2.打开C:\Windows\AMXPLORE.INI 文件，把"Visible=0" 更改为 "Visible=1"。
保存该文件。
重新打开AM-资源管理器。
1-5：读图板的图标丢失解决方法.在GERBER LAUNCHPAD中，打开硬件设置，选择COM口，选择Accumark类型，应用-确定。
如何检查光绘(gerber)文件
如何检查光绘（gerber）文件一，外形1，尺寸是否正确（尽量取整数值）。
尺寸要标注正确。
板边建议顾客倒圆角。
2，尺寸过小需拼板(标准为宽200 mm～250 mm）长（250 mm～350 mm），但要给顾客确认)。
3，是否要加附边？附边建议顾客加上定位孔和光学点。
如有拉手条需注意相关内容。
4，核对顾客给的结构指示二，布线1，PCB与原理图核对是否正确。
需生成IPC网表文件。
2，配线率100%？DRC检测OK？没有danling线和过孔。
3，引线方式正确，没有锐角和直角4，是否加光学点？光学点开阻焊窗注意不要露铜。
光学点下内层图形是否一致？5，阻抗线是否按叠层控制，线宽是否一致，差分线间距是否一致。
6，阻抗线的屏蔽层是否完整。
7，外层线路一部分线路密集（如为大铜皮），而另一端又只有稀疏的走线时，外层需在稀疏处加铜点或铜起分流作用，以免稀疏处镀铜较厚而夹膜。
内层同时也要考虑翘曲问题。
8，线宽线距是否满足？A：内层（最好不要用极限值设计！可以设置局部规则）（1）内层、线宽/线间距最小：3/3(18um)、3/3.9(35um)、4/5（70um）、5/7(105um) 、7/11(140um)；蛇形布线：4.5/4(18um)、5/4.9(35um)、6/6.5（70um）（2）内层走线离板框的距离常规大于20MIL，如板过小可以缩小为10MIL，但此时拼板之间不可V-CUTB：外层线路（最好不要用极限值设计！可以设置局部规则）外层、线宽/线间距最小：3/3.5 (18um)、4.5/5 (35um)、6/8（70um）、8/12(105um) 、9/15(140um);蛇形布线：4.5/5(18um)、5/6(35um)、7/9（70um）9，BGA焊盘直径最小要≥7MIL。
金手指的最小间距6MIL；金手指的最大高度≤2INCH 10，铺铜尽量用粗线（大于8MIL）。
如铺网络则：网格线宽/间距5/5（12、18、35）；10/8（70um）11，板边金属包边、板内铣金属化长槽（大于10mm）板按焊环单边10mil制作三，字符1，字符线宽与高度最小(12、18um基铜)：线宽4mil；高度：23mil；字符线宽与高度最小(35um基铜)；线宽5mil；高度：30mil；字符线宽与高度最小(70um基铜)：线宽6mil；高度：45mil（注意：如厚铜板的间距限制，字符线宽，高度无法满足，只要字符不存在高度差，可按线宽4MIL，高度23MIL设计）2，阻焊字符宽度≥8MIL。
【精品】CADENCE软件使用中的问题汇总（Answer）道
Cadence Design Systems Inc Cadence 用户部分问题的解答PART 1：1. 软件14.1版本较13.6版本功能提升了，bug也减少了，但是还是存在一些bug，功能方面还有待进一步完善。
（Cadence在每个季度都会发布软件补丁程序QSR，用户可以在Sourcelink网站注册并预定QSR光盘，您会在一周内直接收到该光盘；在这期间，Cadence还会根据实际情况，不断发布最新的临时升级、补丁程序，Cadence当地的技术支持人员会主动、尽快地为用户进行安装。
在功能方面，Cadence在世界各地拥有强大的研发队伍，以向客户提供更多、更好的功能。
PSD14.2版本很快将交付用户，功能更强的PSD15.0不久也将发布。
）2. cadence 公司目前在华东地区现只有1名技术支持，在现场技术支持方面有待加强力量。
（Cadence今年在中国正式注册成立了全资公司，服务队伍也从去年的30人增加到近90人，并在上海、北京成立了High Speed Technical Centre等部门，在各地包括华东地区都增加了技术支持，因此我们相信，在新的一年里，我们的客户会得到更多更方便的支持）3. 随着cadence 软件在公司的日益推广使用，我们希望能加强软件使用方面的培训力度。
（感谢贵公司对Cadence 公司的支持！如果贵公司有软件培训方面的需求，可直接和当地的客户经理联系。
）PART 2：CADENCE BUG 主要有:1. 在CONCEPT HDL 中移动器件，会出现器件库可以被分拆。
这个问题是14.0中出现的BUG14.1版已解决此问题。
请各位升级2. 从CONCEPT HDL 打包时经常在没有报出错误的情况下不能打包成功. Concept HDL打包不成功时一定会报错。
这种情况可能是因为路径错误，请仔细检查3. 从CONCEPT HDL 打包到ALLEGRO更新PCB时不能打包成功. 但往空的PCB打包时能成功ECO常有问题. （在个别情况下，会出现这种情况，出错信息为“Net name already exists”。
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cadence笔记焊盘设计：1 drill/slot symbol-----设置在钻孔的可视符号，在NC legend-1-4层中显示的钻孔的表示符号，取决与这里的设置。
2 drill/slot hole中plating的设置要注意。
3 allow suppression of unconnected internal pads?4 regular pad-->当焊盘用走线连接时所使用的焊盘图形；Thermal relief-->当焊盘用dynamic shape连接时所使用的焊盘挖空图形（当该层不定义时，则不挖空，可从下拉列表中选择图形形状和大小，也可使用flash）；当焊盘不连接时内电层的镂空图形。
5 如果是用于在不同的层之间电气连接的过孔，则thermal relief可以不设置（即为null），若是通孔焊盘，则需要做Flash焊盘，以增加热阻,利于焊接6 如果是用于BGA的过孔，则solder和paste层可设置为null7 按照IPC标准，soldermask比正常焊盘大0.1mm（直径还是半径？）即4mil,pastmask 和焊盘一样大8 焊盘的命名，表明焊盘的形状，尺寸。
antipad-->用于经过plane层（即负片）的过孔与非相同网络的dynamic shape的隔离，在布线层（即正片）中不起作用，布线层（即正片）中其功能由rule代替，设计时以钻孔大小为参考标准而非FLASHtermal relief->用于经过plane层（即负片）的过孔与相同网络的dynamic shape的连接（有图形的地方被挖空），在布线层（即正片）中不起作用，布线层中其功能由rule代替regular pad-->过孔在走线层中的焊盘形状对于不同网络的铺铜和过孔（作为焊盘时）的间距在spacing中设置，对于相同网络的铺铜和过孔（作为焊盘时）的间距（thermal releif）在same net spacing中设置,连接方式在setup->shapes->edit global dynamic shape parameters中设置.所以，在设计一般的过孔（不用于焊盘）时，布线层，可仅设置regular pad,参考平面层可仅设置regular pad和antipad注：焊盘和shape连接方式都可以在setup->shapes->edit global dynamic shape parameters中设置9 如何创建自定义图形的焊盘：创建焊盘图形（file->new->shape symbol;shape;merge;creat symbol）；创建soldermask图形;创建焊盘封装设计：1 在allegro中新建package symbol2 设置图纸大小，单位制，精度，网格3 放置引脚4 在package geometry->assembly top中添加图形（line）5 在package geometry->silkscreen中添加图形（line）6 在package geometry->place_bound_top中添加图形（区域）7 添加参考编号ref_des->assembly_top & ref_des->silkscreen_top8 file->creat symbol 生成相应的psm文件通孔封装（25）1 创建FLASH：add->flash命令。
flash内径大于焊盘钻孔直径，钻孔较小时，差值可以小一点，例如5mil左右，钻孔较大时，差距要设置地大一点。
2 设计焊盘，通常通孔直径比引脚直径大10-12个mil。
3 设计封装注意：在焊盘设计时，钻孔要根据应用选择ploted或non-ploted,对应地在封装设计时，选择connect或者mechanical封装设计要素：引脚；packagegeometry->(place_bound_top&silkscreen&assembly_top); refdes->(assembly_top &silk_screen)封装的设计可用wizard完成建立电路板（27）1 新建BOAR文件2 设置电路板工作环境3 在BOARD geometry中创建板框（manufacture->demension/draft->chamfer or fillet平滑）4 setup->areas->route keepin5 setup->areas->package keepin(z-copy)6 设置层叠结构setup -> cross secssion7 内电层铺铜（z-copy:选中creat dynamic shape）编辑环境的设置：DRC marker size -------design parameter editorcline endcaps -------design parameter editor原理图与PCB交互布局1 在orcad capture cis中打开preferences 选项卡，勾选enable intertool communication2 在PCB中激活place manual 面板2 在原理图里面左键选中元件，右键点击，PCB editor select按属性摆放：1 在原理图中添加元件属性2 创建网表（setup 中修改配置文件'添加的属性名＝YES'，将属性激活,勾选create or update pcb editor board,勾选allow user defined properties ）如果提示有如下错误：*.brd文件locked,则在PCB编辑器中关掉brd文件，再试。
注:在file properties中可以锁住文件，也可以解锁3 将网表导入PCB文件（选中）creat user-defined properties按ROOM放置(34)1 在PCB中设置元件的ROOM属性值(使用edit property命令，使用时在FIND中选中comp)也可在原理图中设置ROOM属性（使用edit property命令，filter中选择cadence-allegro，重新生成网络表，再导入PCB）2 在PCB中画ROOM的区域setup->room outline3 在QUICK PLACE中按ROOM的属性摆放问题：在PCB中设置元件属性时没有找到ROOM属性原因已找到，是因为在执行EDIT PROPERTY 命令时，在FIND选项卡中的FIND BY NAME 下没有选中COMP(OR PIN)选项。
可在QICK PLACE 中选ALL选项，把所有的元件放进来，布局时使用MOVE命令，结合使用FIND选项卡，可很方便的选中元件并放置。
约束驱动布局？规则设置：（15.7）1 设计规则2 设置网络的物理属性3 将规则和网络对应起来XNet:为元件添加信号完整性仿真模型之后，在规则的设置中，可以以XNet来设置规则。
即电阻两端的网络看作同一个网络。
可在OBJECT中方式右键选择网络显示的方式。
BUS:在规则设置面板的Net中可以为网络创建BUS按照REGION设置规则：1 在constraint manager中的physical或spacing目录下的Region中创建一个Region.2 在OPTION中选中CONSTRAINT REGION,再选择相应的子类，用SHAPE下的命令画一个SHAPE.在画SHAPE时，通过OPTION选项中的ASSIGN TO REGION选中已创建好的规则。
3 创建相应的Cset.4 在constraint manager中的physical或spacing目录下的Region中相应的Region 分配Referenced Cset.设置拓扑结构：1 显示网络DISPLAY->SHOW NET;在C manager中选中网络，右击选择SELECT NET2 在C manager中选中网络，选择网络右键，打开SigXplorer,在SigXplorer中编辑拓扑结构3 更新到约束管理器线长规则设置（44）：通过SigXplorer设置，更新到C manager等长设置（45）：通过SigXplorer设置，更新到C manager差分对规则设置（46）：1 创建差分对在C manager中或者LOGIC中2 设置规则鼠线显示(47)：将电源和地网络的Ratsnest_Schedule设置为POWER and GROUND将不同的网络用不同的颜色高亮显示群组走线：route->connect 右键选择temp group线距控制：布线过程中右键选择route spacing命令控制线切换：布线过程中右键选择change control trace单根线模式切换：布线过程中右键选择single trace mode差分走线(53)：先在Electrical Cset中设置好差分走线规则，再将规则和差分对相对应，然后走线。
右键via patternroute->slide修线 via with segmentsT形连接点布线(54)蛇形走线(54)：route->delay tune:gap的设置可以为2xspace 或直接一个数字（默认单位为mil）修线命令（54）：route->spread between voidsmiter by pickslidedelay tune……内电层的分割（56）add->line命令，在option中选择anti etch线宽的选择取决于电压差，电压差越大，线宽越宽edit->split plane->creat电源分不开时，可通过走线连接，也可在信号层加铜皮，但要求该信号层不与电源层相邻，以避免电源噪声通过寄生电容耦合。
怎么在PCB中打过孔，过孔是否要自己先画是好？是的，先画好作为过孔的焊盘，再在规则的VIA项中设置布线时可选择的焊盘。
BGA的封装的过孔是否需要对solder mask层作特殊处理？fanout时走线都是直角拐角，怎样设置为45度角直线？使用route->creat fanout 命令；via direction项设置为BGA Quadrant StylePin-via space项设置为centered;在FIND中勾选symbol，点击要fanout 的元件在user preference里打开allegro_dynam_timing,在走线时却没有出现显示走线延迟的进度条？怎么用不同的颜色高亮不同的网络？在16.5中使用display->assign color命令怎么选择内电层用正片还是负片？对设计好的电路板进行重新编号（57）在allegro中执行命令：logic->auto rename refdes，保存到PCB文件在capture cis中执行命令：tools->backannotation布线后检查（57）tools->quick reqorts->unconnected pinsshape dynamic stateshape no netshape islandsDRC(15.7)中setup->drawing options选项卡下有一个status面板，在做板之前要保证这个里面的栏目为绿色，在16.5中没有找到这个选项卡。