3.并行主存与存储
数字逻辑与计算机组成原理：第三章 存储器系统(1)
A3 0
字线
地0 A2 0 址
译
A1
0码 器
A0 0
15
读 / 写选通
… …
…
0,0 … 0,7
16×8矩阵
15,0 … 15,7
0
…
7 位线
读/写控制电路
D0
… D7
(2) 重合法（双译码方式）
0 A4
0,00
…
0 A3
阵
A2
译
0码
31,0
…
A1
器 X 31
0 A0
… …
或低表示存储的是1或0。 T5和T6是两个门控管，读写操作时，两管需导通。
六管存储单元
保持
字驱动线处于低电位时，T5、T6 截止， 切断了两根位线与触发器之间的 联系。
六管存储单元
单译码方式
读出时: 字线接通 1)位线1和位线2上加高电平; 2)若存储元原存0，A点为低电
平，B点为高电平，位线2无电 流，读出0。
3)若存储元原存1，A点为高电 平，B点为低电平，位线2有电
流，读出1。
静态 RAM 基本电路的 读 操作（双译码方式）
位线A1
A T1 ~ T4 B
位线2
T5
行地址选择
T6
行选
T5、T6 开
列选
T7、T8 开
T7
T8
读选择有效
列地址选择 写放大器
写放大器
VA
T6
读放
读放
DOUT
T8 DOUT
DIN
1．主存与CPU的连接
是由总线支持的; 总线包括数据总线、地址总线和控制总线; CPU通过使用MAR（存储器地址寄存器）和MDR（存储
主存_精品文档
主存主存（Main Memory）是计算机系统中的重要组成部分，也是计算机系统用来存储和读写数据的主要设备。
它是计算机的临时存储器，用于存储计算机程序和数据，以便CPU进行计算和处理。
主存是计算机系统中存储器的一种形式，与其他存储器设备（如硬盘、固态硬盘等）相比，主存具有访问速度快、可读写等特点，因此被广泛应用于计算机系统中。
主存通常由半导体存储器组成，如SRAM（静态随机存储器）和DRAM（动态随机存储器）。
这些存储器芯片通过地址总线和数据总线与CPU进行交互，实现数据的存取。
SRAM和DRAM的区别在于存储数据方式的不同，前者通过电路保持数据的状态，而后者则需要周期性地刷新数据。
由于SRAM的读写速度较快，因此常用于高速缓存，而DRAM则被广泛应用于主存。
主存的容量直接影响到计算机系统的性能和应用能力。
随着计算机系统的不断发展，主存的容量也在不断提升。
早期的计算机主存容量只有几十KB甚至几KB，而现在的计算机主存容量已经达到了几十GB甚至上百GB。
对于大规模计算和存储需求较高的应用，如科学计算、数据库等，更是采用了TB级别的主存。
主存的组织和管理是计算机系统设计中的重要问题。
首先，主存被划分为一系列固定大小的单元，称为存储单元或存储体。
这些存储单元按照一定的编号进行排列，通过地址进行访问。
其次，主存的访问速度取决于存储单元的物理布局，如奇偶存储器、并行存储器等。
最后，主存的管理涉及到数据的存储和检索，以及存储器分配和回收等问题，如地址映射、存储保护、页面置换等。
主存的读写是计算机系统中的基本操作之一，并且是CPU与主存之间进行数据交换的主要方式。
当CPU需要从主存中读取数据时，首先需要通过地址总线将要读取的数据的地址发送给主存，然后主存将相应地址的数据传输到数据总线上，最后CPU通过数据总线将数据接收到寄存器中。
类似地，当CPU需要将数据写入主存时，首先需要通过地址总线将要写入数据的地址发送给主存，然后CPU通过数据总线将数据传输到主存中。
【计算机组成原理】存储系统
【计算机组成原理】存储系统存储器的层次和结构从不同⾓度对存储器进⾏分类：1.按在计算机中的作⽤（层次）分类 （1）主存储器。
简称主存，⼜称内存储器（内存），⽤来存放计算机运⾏期间所需的⼤量程序和数据，CPU 可以直接随机地对其进⾏访问，也可以和告诉缓冲存储器（Cache）及辅助存储器交换数据，其特点是容量较⼩、存取速度较快、单位价格较⾼。
（2）辅助存储器。
简称辅存，⼜称外存储器（外存），是主存储器的后援存储器，⽤来存放当前暂时不⽤的程序和数据，以及⼀些需要永久性保存的信息，它不能与CPU 直接交换信息。
其特点是容量极⼤、存取速度较慢、单位成本低。
（3）⾼速缓冲存储器。
简称 Cache，位于主存和 CPU 之间，⽤来存放正在执⾏的程序段和数据，以便 CPU 能⾼速地使⽤它们。
Cache 地存取速度可与 CPU 的速度匹配，但存储容量⼩、价格⾼。
⽬前的⾼档计算机通常将它们制作在 CPU 中。
2.按存储介质分类 按存储介质，存储器可分为磁表⾯存储器（磁盘、磁带）、磁芯存储器、半导体存储器（MOS型存储器、双极型存储器）和光存储器（光盘）。
3.按存取⽅式分类 （1）随机存储器（RAM）。
存储器的任何⼀个存储单元的内容都可以随机存取，⽽且存取时间与存储单元的物理位置⽆关。
其优点是读写⽅便、使⽤灵活，主要⽤作主存或⾼速缓冲存储器。
RAM ⼜分为静态 RAM （以触发器原理寄存信息，SRAM）和动态 RAM（以电容充电原理寄存信息，DRAM）。
（2）只读存储器（ROM）。
存储器的内容只能随机读出⽽不能写⼊。
信息⼀旦写⼊存储器就固定不变，即使断电，内容也不会丢失。
因此，通常⽤它存放固定不变的程序、常数和汉字字库，甚⾄⽤于操作系统的固化。
它与随机存储器可共同作为主存的⼀部分，统⼀构成主存的地址域。
由ROM 派⽣出的存储器也包含可反复重写的类型，ROM 与RAM 的存取⽅式均为随机存取。
⼴义上的只读存储器已可已可通过电擦除等⽅式进⾏写⼊，其“只读”的概念没有保留，但仍然保留了断电内容保留、随机读取特性，但其写⼊速度⽐读取速度慢得多。
计算机组成原理 课堂练习-第四章
一、单项选择题1．下列叙述中( )是正确的。
A．主存可由RAM和ROM组成B主存只能由ROM组成C．主存只能由RAM组成D以上答案都不正确2．和辅存相比，主存的特点是( )。
A．容量小：速度快、成本高B．容量小、速度快、成本低C、容量大、速度快、成本高D容量大、速度快、成本低3．一个16 K×32位的存储器，其地址线和数据线的总和是( )。
A．48 B．46 C．38 D．444．一台计算机有64 MB的主存，字长为4字节，那么在存储器中对单个字寻址需要( )位地址。
A．23 B 24 C 25 D．265．某存储器容量为32 K×16位，则( )A、地址线l6根，数据线32根B、地址线32根，数据线16根C、地址线15根，数据线16根D、地址线16根，数据线16根6．某存储器容量为32K×16位，则( )A．其地址线是16根 B 其地址线数与16无关C．其地址线数与16有关 D 无法确定其地址线与16的关系8．DRAM地扯分两次输入(行选通RAS、列选通CAS)的目的是( )。
A．提高速度B．减少芯片引出线C．刷新D电平需要9．在磁盘存储器中，以下正确的描述是( )。
A．各磁道的位密度相等B．内圈磁道的位密度较大C．外圈磁道的位密度较大D．内外圈磁道的位密度相等位密度是磁道单位长度上的记录的二进制代码的位数，由于每个磁道记录的信息量是相等的，而内圈的长度较短，所以内圈磁道的位密度较大。
10．活动头磁盘存储器的寻道时间通常是指( )。
A．最大寻道时间B．最小寻道时间C．最大寻道时间和最小寻道时间的平均值D．最大寻道时间和最小寻道时间之和11．多体交叉存储器主要解决的问题是( )。
A 扩充主存储器的容量B 提高主存储器数据传输率C．减少主存储器芯片数量 D 简化线路结构12．一个四体并行低位交叉存储器，每个模块的容量是64 K×32位，存取周期为200 ns，在下列说法中( )是正确的。
计算机科学技术：计算机体系结构真题
计算机科学技术：计算机体系结构真题1、问答题简述自上而下的设计方法？答案：从用户的需求出发，先确定应用级虚拟机所具有的基本功能特性,然后逐级向下设计。
对于以下的每一级，都必须考虑使上一级优化实现。
2、填空题根据指令系统功能结构的不同，计算机体系结构发展趋势呈现（）和（）两种截然不同的方向，相同的指令系统可以通过“（）”或“（）”的方法来实现。
答案：复杂指令集计算技术；精简指令集计算技术；微程序控制器；硬布线3、问答题多机系统的耦合度可以分为哪几类？答案：（1）最低耦合：除通过某种中间存储介质之外，各计算机之间没有物理连接，也无共享的联机硬件资源。
（2）松散耦合：通过通道或通信线路实现计算机间互连，共享某些外围设备，机间的相互作用是在文件或数据集一级进行。
（3）紧密耦合：机间物理连接的频带较高，往往通过总线或高速开关实现互连，可以共享主存。
4、问答题在分布式存储器结构的机器中，对应于两种地址空间的组织方案，分别有哪两种通信机制？它们是怎么实现的？答案：（1）共享地址空间的机器：可利用1oad和StOre指令中的地址隐含地进行数据通信，因而可称为共享存储器机器。
（2）多个地址空间的机器：根据简单的网络协议，通过传递消息来请求某些服务或传输数据，从而完成通信。
因而这种机器常称为消息传递机器。
5、问答题请叙述设计一个I/O子系统的步骤。
答案：A、列出将要链接到计算机的I/O设备的类型，或者列出机器将要支持的标准总线。
B、列出每种I/O设备的物理要求，包括：容量、电源、连接器、总线槽、扩展机箱等等。
C、列出每种I/O设备的开销，包括设备所需要的控制器的开销。
D、记录每种I/O设备对CPU资源的要求。
E、列出每种I/O设备对存储器和总线资源的要求。
F、按照不同的方法组织I/O设备，并计算其性能和开销。
6、填空题对于采用预取技术来降低失效率的方法，目的是要使O,预取优化的主要对象是（）。
答案：执行指令和读取数据能重叠执行；循环7、问答题什么是“程序的动态定位方式”？答案：利用类似变址寻址方法，有硬件支持完成。
存储系统的基本要求和并行主存系统
证明：m n 1 时成立。
用归纳法证明（续）
k (1 )
k 1 n k 1
( n 1)(1 ) n n(1 ) n 1 ( n 1)(1 ) n n(1 ) n 1 ( 1 ) (1 ) n
带入上式：
Bm k * p(k ) k (1 ) k 1 m(1 ) m1
k 1
m
由数学归纳法得：
Bm (1 )i
i 0
m 1
是一个等比级数，因此：
B
1 - 1
m
用归纳法证明
k 1 m 1 k ( 1 ) m ( 1 ) k 1 m 1 i ( 1 ) i 0 m 1
A 1, A 2,,, A k
（ 2） A 1, A 2,,, A k 是在k个地址中没有两个或两 个以上的地址处于同一模体中，显然, k <= m （3）截取的k个地址的队列，能同时访问k个模体， k = 1,2,…m
另设： P(k)表示申请长度为k，且不冲突的概率密度函 m 数。显然k的平均值：
存储器的价格
c C / SM
总价格 C 每位价格 c
举例：频宽平衡
假定一台计算机200MIPS（2亿次）
CPU取指令：200MW/s 指令字长为一个字W CPU取操作数和保存结果：400MW/s 各种I/O：5MW/s 总和：605MW/s , 假定存储器字长为一个字 主存的访问周期( 1/605=0.0016528)《=16.5ns 实际上，主存（DRAM）(动态随机存储器) 在200ns内。
B
第3章--计算机体系结构
1.则中断级屏蔽位如何设置？ 2.假设在用户程序执行过程中同时出现1，2，3， 4四个中断请求，请画出程序运行过程示意图？
第3章作业2
假设系统有4个中断级，则中断响应次序是 1 2 3 4，如果中断处理次序是4 2 3 1
1.则中断级屏蔽位如何设置？ 2.假设在用户程序执行过程中同时出现1，2，3， 4四个中断请求，请画出程序运行过程示意图？
0
习题3-5
(1)当中断响应次序为1 2 3 4时，其中断处 理次序是？
(2)如果所有的中断处理都各需3个单位时间，中断 响应和中断返回时间相对中断处理时间少得多。 当机器正在运行用户程序时，同时发生第2、3级 中断请求，过两个单位时间后，又同时发生第1、 4级中断请求，请画出程序运行过程示意图?
中断级屏蔽位的设置
中断 处理 程序 级别 第1级 第2级 第3级 第4级 第5级 中断级屏蔽位
1级 1
0 0 0 0
2级 1
1 0 1 1
3级 1
1 1 1 1
4级 1
0 0 1 0
5级 1
0 0 1 1
具体执行 过程如图:
第3章作业1
假设系统有4个中断级，则中断响应次序是 1 2 3 4，如果中断处理次序是1 4 2 3
中断的响应次序和处理次序
中断的响应次序
中断的响应次序是同时发生多个不同中断类的中断 请求时，中断响应硬件中排队器所决定的响应次序 中断响应的次序是用硬件---排队器---来实现的。
排队器重的次序是由高到低固定死的。
中断处理次序：
中断的处理要由中断处理程序来完成，而中断处理 程序在执行前或执行中是可以被中断的，这样，中 断处理完的次序（简称中断处理次序）就可以不同 于中断响应次序。
计算机学科专业基础综合组成原理-2
A.主存中√
B.寄存器中
C.直接存取存储器中
D.光盘中
解析：[解析]直接寻址方式是指在指令中直接给出操作数在存储器中的地址，操作数在主存储器中，指令中的地址直接作为有效地址，对存储器进行访问即可取得操作数。
16.零地址指令的操作数一般隐含在______。
（分数：2.00）
A.磁盘中
（分数：2.00）
A.在200ns内，存储器能向CPU提供128位二进制信息
B.在50ns内，存储器能向CPU提供32位二进制信息
C.在200ns内，存储器能向CPU提供32位二进制信息
D.在200ns内，存储器能向CPU提供二进制信息的位数不确定√
解析：[解析]在四体并行低位交叉存储中，由于初始阶段需要用200ns来读取一个字。但在接下来的连续存取中，会利用200/4=50ns，来读取一个字。即读取一个字的时间不能确定。
Ⅲ．DRAM芯片的速度比SRAM快
Ⅳ．DRAM芯片工作时需要刷新，SRAM芯片工作时不需要刷新
通常情况下，错误的是______。
（分数：2.00）
A.Ⅰ和Ⅱ
B.Ⅱ和Ⅲ√
C.Ⅲ和Ⅳ
D.Ⅰ和Ⅳ
解析：[解析] DRAM的集成度高于SRAM，SRAM的速度高于DRAM，可以推出DRAM的成本低于SRAM，SRAM芯片工作时不需要刷新，DRAM芯片工作时需要刷新。随机存储器RAM又可分为静态RAM(SRAM)和动态RAM(DRAM)两种。SRAM由6个MOS管组成一个记忆单元，它的存取速度快，但集成度低，功耗也较大；DRAM由4个MOS管或单个MOS管组成一个记忆单元，它的集成度高，功耗小，但存取速度慢。DRAM是靠MOS电路中的栅极电容来存储信息的，栅极电容L的电荷数目会随着时间推移逐步泄漏，因此每隔一定的时间必须向栅极电容补充一次电荷，这个过程称为刷新。
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3.并行主存与存储3.1 什么是存储系统？对于一个由两个存储器M1和M2构成的存储系统，设M1的命中率为h ，两个存储器的容量分别为S1和S2，访问速度分别为T1和T2，每千字节的价格分别为C1和C2。
（1）在什么情况下，整个存储系统的每千字节的平均价格接近于C2？ （2）写出这个存储系统的等效访问时间Ta 的表达式。
（3）假设存储系统的访问效率e=T1/Ta ，两个存储器的速度比r=T2/T1。
试以速度比r 和命中率h 来表示访问效率e 。
（4）写出r=5,20,100时，访问效率e 和命中率h 的关系式。
（5）如果r=100，为了使访问效率e>0.95，要求命中率h 是多少？（6）对于（4）所要求的命中率实际上很难达到。
假设实际的命中率只能达到0.96。
现采用一种缓冲技术来解决这个问题。
当访问M1不命中时，把包括被访问数据在内的一个数据块都从M2取到M1中，并假设被取到M1中的每个数据平均可以被重复访问5次。
请设计缓冲深度（即每次从M2取到M1中的数据块的大小）。
【参考答案】解：存储系统是指多个性能各不相同的存储器用硬件或软件方法连接成一个系统。
这个系统对应用程序员透明。
在应用程序员看来，它是一个存储器，其速度接近速度最快的那个存储器，存储容量与容量最大的那个存储器相等或接近，单位容量的价格接近最便宜的那个存储器。
（1）当S2>>S1（2）Ta=h·（3）e=T1/Ta=T1/(h·T1+(1-h)·T2) =1/(h+ (1-h)·T2/T1) =1/(h+ (1-h)·r) （4）r=5,e=1/(5-4h); r=20, e=1/(20-19h); r=100, e=1/(100-99h)。
（5）由e=1/(h+ (1-h)·r)= 1/(h+ (1-h)·100)>0.95 得 h>94/94.05=99.958%（6）h=0.96 设缓冲深度为A ，则n=5·A 由 h’=99.95%=(h+n -1)/n 求得A=163.2 由3个访问速度、存储容量和每位价格都不相同的存储器构成一个存储系统，其中M1靠近CPU 。
回答下列问题：（1表达式。
（2）在什么条件下，整个存储系统的每位平均价格接近于C3？ 【参考答案】解：设S1<S2<S3，T1<T2<T3，C1>C2>C3H1为在M1中访问的命中率 H2为在M2中访问的命中率 则（1）S=S3（利用地址映象和地址变换）T=H1·T1+(1-H1)·T23=H1·T1+(1-H1)·(H2·T2+(1-H2)·T3)当H1→1，H2→1时，T≈T1C=(C1·S1+C2·S2+C3·S3)/(S1+S2+S3)（2）当S3>>S2>>S1C=(C1·S1/S3+C2·S2/S3+C3)/(S1/S3+S2/S3+1)≈C33.3要求设计一个由Cache和主存构成的两级存储系统，已知Cache的容量有三种选择：64KB、128KB和256KB，它们的命中率分别为0.7、0.9和0.98。
主存容量为4MB。
设两个存储器的访问时间分别为t1和t2，每字节的价格分别为c1和c2。
如果c1=20c2时，t2=10t1。
（1）在t1=20ns的条件下，分别计算三种Cache的等效访问时间。
（2）如果c2=0.2美元/KB，分别计算三种Cache每字节的平均价格。
（3）根据三种Cache的等效访问时间和每字节的平均价格排列次序。
（4）根据等效访问时间和平均价格的乘积，选择最优的设计。
【参考答案】解：已知c1=20c2，t2=10t1，s2=4MB，t1=20ns，C2=0.2美元/KB(1) 1) h=0.7，t2=10t1=200nsTa=h×t1+(1-h)×t2=0.7×20+0.3×200=74ns2) h=0.9，t2=200nsTb=h×t1 +(1-h)×t2=0.9×20+0.1×200=38ns3) h=0.98，t2=200nsTc=h×t1 +(1-h)×t2=0.98×20+0.02×200=23.6ns(2) 1) s1=64KB，c1=20c2=4美元/KBCa=(c1×s1+c2×s2)/(s1+s2)=(4×64+0.2×4K)/(64+4K)≈0.26美元/KB2) s1=128KB，c1=20c2=4美元/KBCb=(4×128+0.2×4K)/(128+4K)≈0.32美元/KB3) s1=256KB，c1=20c2=4美元/KBCc=(4×256+0.2×4K)/(256+4K)≈0.43美元/KB(3) Ta>Tb>TcCa<Cb<Cc(4) Ta×Ca=74ns×0.26美元/KB=19.24Tb×Cb=38ns×0.32美元/KB=12.16Tc×Cc=23.6ns×0.43美元/KB=10.148∵Tc×Cc最小∴第3种设计最优3.4一个二级虚拟存储系统，CPU访问主存M1和辅存M2的平均时间分别为1us和1ms。
经实测，此虚拟存储器平均访问时间为100us。
试定性提出使虚拟存储器平均访问时间能从100us下降到10us的几种方法，并分析这些方法在硬件和软件上的代价。
【参考答案】解：已知T1=1us, T2=1ms, T=100us由T=H·T1+(1-H)·T2得H=(T-T2) / (T1-T2)=(100-1000)/(1-1000)=0.901分析：（1）在H= 0.901的情况下，提高主存速度，极限情况使T1=0，此时，T=H·T1+(1-H)·T2=(1-0.901)·1ms≈99us>>10us，说明此法不行（2）提高H。
设T=10us, 则H=(T-T2) / (T1-T2)=(10-1000)/(1-1000)=0.991为此，须从改进替换算法和调度策略，调整页面大小，提高主存容量等多方面综合采取措施。
其中，替换算法和调度策略主要是在软件上增加代价，调整页面大小可能会增加辅助硬件的代价，而提高主存容量主要是增加硬件的代价，辅助硬件的代价也可能会略有增加。
3.5 由两级存储系统关于每位平均价格c 及访问时间Ta 之表达式进一步推广导出n 级存储层次的相应表达式。
【参考答案】解：先考虑三级存储系统。
设S1<S2<S3，T1<T2<T3，C1>C2>C3 H1为在M1中访问的命中率 H2为在M2中访问的命中率则（1）S=S3（利用地址映象和地址变换） T=H1·T1+(1-H1)·T23=H1·T1+(1-H1)·(H2·T2+(1-H2)·T3) 当H1→1，H2→1时，T ≈T1C=(C1·S1+C2·S2+C3·S3)/(S1+S2+S3) （2）当S3>>S2>>S1C=(C1·S1/S3+C2·S2/S3+C3)/(S1/S3+S2/S3+1)≈C3上述可推广至n 级：存储系统的每位平均价格：存储系统的访问时间：其中，3.6 设二级虚拟存储系统的T1=10-7s ，T2=10-2s ，为使存储层次的访问效率e 达到最大值的80%以上，命中率H 至少要达到多少？实际上这样高的命中率很难达到，那么从存储层次上该如何改进？ 【参考答案】解：已知 T1=0.1us, T2=10000us, e>=80% r=T2/T1=106 设该存储系统的平均访问时间为T ，由（4.6）由式（4.6）可知，要提高e ，有两个途径：提高H ，或者减小r 。
提高H 的方法有：改进替换算法和调度策略，调整页面大小，提高主存容量等。
减少r 的方法有：采用多级存储系统，减少级间速度之比。
3.7 一个页式虚拟存储器的虚存空间大小为4GB ，页面大小为4KB ，每个页表存储字长4个字节。
（1）计算这个页式虚拟存储器需要采用几级页表？（2）如果要求页表所占总的主存页面数最小，请分配每一级页表的实际存储容量各为多少字节？（3）页表的哪些部分必须存放在主存中？哪些可以放在辅存中？ 【参考答案】解：依题意，已知Nv=4GB, Np=4KB, Nd=4B (1)∑∑==⋅=n i ini ii S S c c 11i n i i T H T •=∑=111=∑=n i i H(2) 虚拟空间页面数为4GB/4KB=1M第1级页表为1页，存储容量4KB，可以有1K个存储字，指向第2级页表的1K页，每页1K个存储字，共计1M个字，4MB容量，存放1M个页面信息。
(3) 第1级页表必须驻留主存，第2级页表中与目前正在运行的程序的相关页表可放在主存，其余部分必须放在辅存中，因为其容量超过了1页的大小。
3.8在页式虚拟存储器中，一个程序由P1~P5共5个页面组成。
在程序执行过程中依次访问到的页面如下：P2，P3，P2，P1，P5，P2，P4，P5，P3，P2，P5，P2假设系统分配给这个程序的主存有3个页面，分别采用FIFO、LFU和OPT三种页面替换算法对这3页主存进行调度。
（1）画出主存页面调入、替换和命中的情况表。
（2）统计3种页面替换算法的页命中率。
【参考答案】3.9一个程序由5个虚页组成，采用LFU替换算法，在程序执行过程中依次访问的页地址流如下：P4，P5，P3，P2，P5，P1，P3，P2，P3，P5，P1，P3（1）可能的最高页命中率是多少？（2）至少要分配给该程序多少个主存页面才能获得最高的命中率？（3）如果在程序执行过程中每访问一个页面，平均要对该页面内的存储单元访问1024次，求访问存储单元的命中率。
【参考答案】解：（1）若分配给该程序5个页面，即程序全部装入主存，则可得到最高页命中率。
需调入5次，命中7次，最高命中率为7/12≈0.58（2）至少分配4页可得到最高命中率，过程如下：P4 P5 P3 P2 P5 P1 P3 P2 P3 P5 P1 P34 4 4 4 4* 1 1 1 1 1 1 15 5 5 5 5 5 5 5 5 5 53 3 3 3 3 3 3 3 3 3 命中7次2 2 2 2 2 2 2 2 2入入入入中换中中中中中中（3）命中率=7*1024/（7*1024+5）≈0.99933.10有一个Cache存储器，主存共分8个块（B0~B7），Cache为4个块（C0~C3），采用组相联映像，组内块数2块，替换算法为LFU。