【精品博文】基于FPGA的原理图PCB设计
集成电路设计CADEDA工具实用8-基于FPGA的电路设计
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基于查找表
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实际逻辑电路
基于查找表
LUT的实现方式
a,b,c,d 输入
0000
0001 ....
1111
逻辑输出
地址
0
0000
0
0001
0
...
1
1111
RAM中存储的内容
0
0 0 1
f=（A+B）*C*（!D） =A*C*!D+B*C*!D
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5、FPGA CPLD 不同厂家有不同的叫法 6、Altera 公司主流产品：
MAX7000 ACEX1K Stratix Cyclone 7、 Altera 公司下一代产品
MAX II Stratix II CycloneII
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内部结构及实现原理
兰 色：逻辑阵列块 红色：连线资源 黄色：输入输出块
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内部结构及实现原理
基于乘积项(Product-Term) 基于查找表(Look-Up-Table)
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基于乘积项
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基于乘积项
f=（A+B）*C*（!D） =A*C*!D+B*C*!D
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应用领域举例
总线接口 高速数据采集 通信领域 编解码、信号纠错 嵌入式系统 数字图象处理 数字信号处理
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开发设计
基于FPGA的高速PCB的设计
小电磁干扰的要求进行设计，为 I／O 接口提供良好的 ESD 保护，降低电路设计复杂度，节约设备成本。文章针对以上设计要
求，研究了电源分布、传输线和信号走线、阻抗匹配、串扰、EMI 等问题的设计技术。
【关键词】FPGA；EMI；PCB
【中图分类号】TN402
【文献标识码】A
【文章编号】1008-1151(2009)11-0028-02
图6 此外，如果它们之间的走线距离无法得到保证，那么拉 近地面与并行走线信号间的距离也可以有效削弱串扰的影 响。下面是不同的地平面与信号间的距离对信号串扰的影响 程度。
图7
（七）EMI 问题和调试
印制电路板引起的电磁干扰与电流或电压随时间的变 化，以及电路的串联电感直接成比例。高效的电路板设计有 可能把 EMI 最小化，但不一定完全消除。消除“入侵者”或 “热”信号，以及适当参考接地平面发送信号，也有助于减 少 EMI。最后，采用当今市场很常见的表面贴装元件也是减少 EMI 的一种方法。
上述几点结合起来就可以实现一个具有稳定的可制造性 的可靠设计。所有这些因素的仔细考量，加上正确的仿真和 分析，就可以把电路板原型中发生意外的可能性降至最小， 并将有助于减轻电路板开发项目的压力。
【参考文献】 [1] 马伟明.电力电子系统中的电磁兼容[M].武汉:武汉水利电
力大学出版杜，2000. [2] 卢钧,吴剑秋.高速 DSP 系统 PCB 板可靠性设计[J].设计技
关于模拟电源和数字电源，如果无法做到使用独立的层， 那么应该进行电源平面的切割。图 2 就是 PLL 电源供电隔离 的例子。
图2 减少电源分布产生的系统噪声： 1.为平坦式电源分布使用独立的模拟电源供电； 2.PLL 电源供电避免走线和多信号层； 3.靠近 PLL 电源供电面仿真一个地层面； 4.只能把模拟和数字元件放置在它们相应的地平面上； 5.使用磁珠隔离 PLL 供电源和数字供电源。
基于FPGA╲╲CPLD最小系统PCB的制作
基于FPGA\CPLD最小系统PCB的制作电子信息科学与技术专业：何胜军指导教师：郭杰荣摘要：基于FPGA\CPLD最小系统PCB的制作是通过PROTEL软件来实现的。
本文讲述的是利用在1999年，PROTEL公司推出的新一代电子线路设计系统——PROTEL99软件来绘制完整的最小系统电路原理图，并进行电气规则检测、生成网络报表以及对PCB进行布局、布线、工艺流程，制作出最小系统EDA的双面PCB。
EDA最小系统具有系统控制、功能实现以及结果显示的功能。
本文是以ALTERA公司MAX7128S系列的EPM7128SLC84-15CPLD芯片为中心，利用外围的AT89C51单片机、按键开关、ROM、数码显示管来完成一个完整的EDA最小系统。
关键词：FPGA\CPLD，PROTEL99，双面PCB，最小系统Designing of the Minimum System PCB Basedon FPGA \CPLDElectronic and Information Science and TechnologyCandidate：He Sheng-JunAdvisor：Guo Jie-rongAbstract: A minimum system PCB which is based on FPGA\CPLD can be realized by using PROTELL99. This article tells us how to draw a complete circuit of a minimum system through using a new generation circuit design system-PROTEL99 which is released by PROTEL company in 1999, and makes out the double-side PCB by running the electrical check, generating netlist and placing, routing PCB and designing the technology process. EDA minimum system has functions including system control function realizing and result showing. This article is centered around on ALTERA company’s chip EPN7128S2C84-15CPLD of the series of MAX7128S, and completes EDA minimum system with the use of AT89C51 single-chip microcomputer, keyboard switch and digit display.Keywords：FPGA\CPLD, PROTEL99, Double-side PCB, Minimum system引言在电子竞赛设计中，可编程逻辑器件作为系统的控制核心已广泛应用。
如何实现FPGA设计与PCB设计并行
如何实现FPGA设计与PCB设计并行复杂度日益增加的系统设计要求高性能FPGA的设计与PCB设计并行进行。
通过整合FPGA和PCB设计工具以及采用高密度互连（HDI）等先进的制造工艺，这种设计方法可以降低系统成本、优化系统性能并缩短设计周期。
图1：FPGA和PCB设计团队必须并行工作，不断地交换数据和信息以确保系统设计成功。
电子工业背后的推动力是对更快、更便宜的产品的需求以及在竞争厂商之前将产品推向市场。
IC技术的进步一直以来就是促使功能增加和性能提高的主要因素之一，而FPGA技术也一直以非常快的速度在发展。
与过去FPGA仅仅用作胶合逻辑不同的是，现在FPGA 已经被用来实现主要系统功能。
FPGA的逻辑门数已达1千万，内核速度达到400MHz，能提供高达11Gbps的下一代芯片间通信速度。
而与此同时，它仍然保持着非常合理的成本，因此，与ASIC和定制IC相比，FPGA是一种更具有吸引力的选择。
IC和FPGA技术的进步对下游产业产生的效应影响到了PCB行业，这些高管脚数和高性能封装推动新的PCB生产及设计技术具有诸如嵌入无源器件、数千兆位信号和EMI分析等功能，并对专用的高密度和高性能布线提出了需求。
基本的系统设计方法也在发生变化，对FPGA和PCB的设计可以并行进行以降低系统成本、优化系统性能并缩短设计周期。
PCB和FPGA一般是在不同的设计环境下创建，过去这些设计方案很少相互沟通。
然而，随着高性能、高密度FPGA器件的日益流行，为满足紧张的上市时间表，如今PCB和FPGA 设计团队必须并行工作（见图1），不断地交换数据和信息以确保整个系统设计获得成功。
当在PCB上实现高端FPGA时，设计工程师面临性能优化和系统设计生产率的双重挑战。
设计工程师必须问自己：是什么问题使得过程慢了下来？需要做什么来获得最佳性能？这些问题的答案可帮助他们鉴别可实现更小、更便宜和更快系统的解决方案。
设计效率的挑战设计工程师需要并行设计PCB和FPGA时，FPGA设计工程师再也不能像以前那样独立地设计，然后将完成的FPGA设计交给PCB设计工程师就可了事。
fpga原理图设计方法
fpga原理图设计方法
FPGA原理图设计方法如下：
1. 准备工作
在开始设计FPGA原理图之前，首先需要明确设计目标，了解所需电路功能，并准备好设计所需的电路元件、电源以及相关工具和软件。
2. 确定电路结构
根据电路功能和要求，设计电路的整体结构。
通常可以将电路划分为几个模块，然后根据模块功能设计对应的电路。
3. 绘制原理图
使用电子设计自动化工具（EDA工具）来绘制FPGA的原理图。
在绘制原理图时，应按照电路结构逐个模块进行绘制，并使用合适的元件符号和连线方式。
4. 连接电路元件
根据电路结构和原理图，逐个连接电路元件。
注意保持电路的连续性和正确性，在绘制连线时避免交叉和短路。
5. 添加电源和地
为电路添加合适的电源和地引脚，并按照原理图正确连接电源和地线。
在连接时，确保电源和地的连接正确无误，并符合电路的电源要求。
6. 绘制引脚定义
根据电路功能和FPGA引脚规格，在原理图中添加引脚定义。
引脚定义通常包括输入、输出以及其他特殊功能引脚。
7. 进行验证和修改
完成原理图绘制后，对原理图进行验证，确保电路设计无误。
如果发现问题或需要修改，及时进行调整和改进。
8. 生成输出文件
根据原理图和设计需求，使用EDA工具将原理图转化为
FPGA的可配置文件（如HDL代码或bit文件），以便后续进
行FPGA的配置和实现。
以上是FPGA原理图设计的一般方法，根据具体的设计需求
和EDA工具的使用习惯，可能还需要进行其他操作或步骤。
注意在设计过程中，避免出现相同的文字或标题，以免混淆和歧义。
利用高速FPGA设计PCB的要点及相关指导原则
利用高速FPGA设计PCB的要点及相关指导原则随着现场可编程门阵列(FPGA)已发展成为真正的可编程系统级芯片，利用这些芯片设计印制电路板(PCB)的任务变得愈加复杂。
目前动辄数百万门的电路密度和6Gbps以上的收发器数据传输率及其它考虑事项影响着系统开发人员在机械和电气方面的板级设计工作。
裸片、芯片封装和电路板构成了一个紧密连结的系统，在这个系统中，要完全实现FPGA的功能，需要对PCB板进行精心设计。
采用高速FPGA进行设计时，在板开发之前和开发期间对若干设计问题进行考虑是十分重要的。
其中包括：通过滤波和在PCB板上的所有器件上均匀分配足够功率来减小系统噪声；正确端结信号线，以把反射减至最小；把板上迹线之间的串扰降至最低；减小接地反弹和Vcc降低(也称为Vcc凹陷)的影响；正确匹配高速信号线上的阻抗。
任何人在为性能极高的FPGA设计IC封装时，都必须特别注意信号完整性和适于所有用户和应用的多功能性之间的平衡问题。
例如，Altera最大的Stratix II GX器件采用1,508引脚封装，工作电压低至1.2V，并具有734个标准I/O、71个低压差分信令(LVDS)信道。
它还有20个高速收发器，支持高达6.375Gbps的数据率。
这就让该架构能够支持许多高速网络和通信总线标准，包括PCI Express和SerialLite II。
在设计中，用户可以通过优化引脚排列来减少串扰。
信号引脚应该尽可能靠近接地引脚，以缩短封装内的环路长度，尤其是重要的高速I/O。
在高速系统中，主要的串扰源是封装内信号路径之间的电感耦合。
当输出转换时，信号必须找到通过电源/接地平面的返回路径。
环路中的电流变化产生磁场，从而在环路附近的其它I/O引脚上引起噪声。
同时转换输出时，这种情形加剧。
因为环路越小，感应就越小，故电源或接地引脚靠近每个高速信号引脚的封装可以把附近I/O引脚上的串扰影响减至最小。
为了把电路板成本降至最低，并把所有信号路径的系统信号完整性提高到最大，需要对电路板材料、分层数目(堆叠)和版图进行精心的设计和构建。
基于高速FPGA的PCB设计技术
基于高速FPGA的PCB设计技术如果高速PCB设计能够像连接原理图节点那样简单，以及像在计算机显示器上所看到的那样优美的话，那将是一件多么美好的事情。
然而，除非设计师初入PCB设计，或者是极度的幸运，实际的PCB设计通常不像他们所从事的电路设计那样轻松。
深圳捷多邦科技有限公司作为PCB打样行业的一匹黑马，始终走在PCB打样行业的前列。
捷多邦的高级工程师在谈到这样一个问题时说到，在设计最终能够正常工作、有人对性能作出肯定之前，PCB设计师都面临着许多新的挑战。
这正是目前高速PCB设计的现状--设计规则和设计指南不断发展，如果幸运的话，它们会形成一个成功的解决方案。
绝大多数PCB是精通PCB器件的工作原理和相互影响以及构成电路板输入和输出的各种数据传输标准的原理图设计师与可能知道一点甚至可能一点也不知道将小小的原理图连线转换成印刷电路铜线后将会发生什么的专业版图设计师相互合作的成果。
通常，对最终电路板的成败负责的是原理图设计师。
但是，原理图设计师对优秀的版图技术懂得越多，避免出现重大问题的机会就越多。
如果设计中含有高密度的FPGA，很可能会有许多挑战摆放在精心设计的原理图前面。
包括数以百计的输入和输出口数量，超过500MHz（某些设计中可能更高）的工作频率，以及小至半毫米的焊球间距等，这些都将导致设计单元之间产生不应有的相互影响。
并发开关噪声第一个挑战很可能就是所谓的并发开关噪声（SSN）或并发开关输出（SSO）。
大量的高频数据流将在数据线上产生振铃和串扰之类的问题，而电源和地平面上也会出现影响整个电路板性能的地线反弹和电源噪声问题。
为了解决高速数据线上的振铃和串扰，改用差分信号是很好的第一步。
由于差分对上的一条线是吸收（Sink）端，另一条提供源电流，因此能从根本上消除感应影响。
利用差分对传输数据时，由于电流保持在局部，因此有助于减小返回路径中的感应电流产生的反弹噪声。
对于高达数百MHz甚至数GHz的射频，信号理论表明，在阻抗匹配时可以传送最大信号功率。
基于FPGA的PCB测试机硬件电路设计
PCB 光板测试机基本的测试原理是欧姆定律，其测试方法是将待测试点间加一定的测试电压，用译码电路选中PCB 板上待测试的两点，获得两点间电阻值对应的电压信号，通过电压比较电路，测试出两点间的电阻或通断情况。
重复以上步骤多次，即可实现对整个电路板的测试。
由于被测试的点数比较多， 一般测试机都在2048点以上，测试控制电路比较复杂，测试点的查找方法以及切换方法直接影响测试机的测试速度，本文研究了基于FPGA的硬件控制系统设计。
硬件控制系统 测试过程是在上位计算机的控制下，控制测试电路分别打开不同的测试开关。
测试机系统由以下几部分构成: 上位计算机PC104 、测试控制逻辑(由FPGA 实现) 、高压测试电路。
其中上位机主要完成人机交互、测试算法、测试数据处理以及控制输出等功能。
FPGA 控制高压测试电路完成对PCB 的测试过程。
本系统以一台PC104 为上位计算机，以FPGA为核心，通过PC104 总线实现上位机对测试的控制。
测试系统总体框图如图1所示。
FPGA与PC104的接口电路 PC104总线是一种专为嵌入式控制定义的工业控制总线，其信号定义与ISA 总线基本相同。
PC104总线共有4 类总线周期，即8 位的总线周期、16 位的总线周期、DMA 总线周期和刷新总线周期。
16 位的I/O总线周期为3 个时钟周期，8 位的I/O总线周期为6 个时钟周期。
为了提高通信的速度，ISA总线采用16 位通信方式，即16 位I/O方式。
为了充分利用PC104的资源，应用PC104的系统总线扩展后对FPGA 进行在线配置。
正常工作时通过PC104总线与FPGA进行数据通信。
基础电路设计（十）高频电路用电路板设计技术探索 ·电子设备中电路板布局、布线和安装的抗ESD设计规则 ·PCB导线设计技术（上） ·SI设计及板级EMC：汤昌茂 ·线路板PCB覆铜经验之我谈 ·PCB电路板差分阻抗测试技术 ·PCB导线设计技术（下） 根据测试机系统设计要求，需要对测试电压及两通道参考电压进行自检，即A/D转换通道至少有3 路。
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【精品博文】基于FPGA的原理图PCB设计
我的开发工具：Cadence 16.6，所用FPGA为Altera
家的。
画FPGA原理图需准备以下资料：(1) 原理图库文件(2) 芯片手册(3) Pin out file原理图库文件可以从官网上下载，比如我用cadence画Altera家EP4CE115F29I7N原理图，就直接下载EP4CE115.OLB文件。
https:///support/support-resources/downlo
ad/board-layout-test/pcb/pcb-cadence.html原理图中，这种大量管脚的芯片一般分为多个part，包括电源、地、各个bank、配置等。
芯片手册几乎给出了关于这个芯片设计（Cyclone IV Device Handbook）的所有需注意的问题，包括配置方式、全局时钟网络、专用时钟接口、lvds接口等。
pin out file中有每个管脚的详细说明。
（1）芯片配置配置方式主要有JTAG 或AS模式我只预留JTAG接口，有些板子上预留了两个下载接口，一个JTAG，用于下载程序，一个AS，用于固化程序，感觉这样很麻烦，我在固化时选择JIC（JTAG Indirect Configuration File）文件，尽管相对于AS模式会固化程序
会慢一点，但毕业还是JTAG方式，这样就省去了烦琐的
AS模式。
JTAG方式有用的信号其实就4个：TCK（测试时钟）、TDO（测试数据输出）、TMS（测试模式选择）、TDI （测试数据输入），再加上VCC和GND，共6根线，所以
其实可以把标准10pin下载口简化为6pin，标准10pin下载口体积大，而6pin连接器可以自己选择，这样更方便。
nConfig、nStatus、CONF_DONE、TMS、TDI需要上拉，TCK需要下拉。
配置芯片一般为EPCS系列，如EPCS64，EPCS128，相应地，可以用ST公司的M25P64和M25P128代替，连接方式如下图所示。
画完原理图，一定要检查下面16个管脚，连接是否正确，否则，板子很可能不工作（2）专用时钟专用时钟输入与输出的选择仍然需要参考，首先，专用时钟输入管脚都是可以驱动内部PLL的，可以配置为普通IO输入，但不能配置为输出管脚，之前有一次就因为没太注意，把这个管脚用作了输出，结果板子出了问题。
而专用时钟输出管脚，可以用于普通IO输出，也可以用于时钟输出。
设计时，最好是把专用时钟输入管脚全部用作时钟输入，把专用时钟输出管脚全部胜任专用时钟输出，毕竟，IO 资源一般不会这么紧张。
（3）lvds设计关于lvds设计，需要仔细看技术手册和Pin-Out Files for Altera Devices，下载地址：
https:///support/literature/lit-dp.html#Cyclo ne-IV对于c4，rx和tx复用，见Cyclone IV Device Handbook 第133页，从pin out file里也可以看出，P和N都是确定好了的，如DIFFIO_T35P和DIFFIO_T35N。
而对于c5器件，存在专用lvds通道，rx和tx是分开的，例
如DIFFIO_RX_B1P和DIFFIO_RX_B1N为一对。
关于lvds 部分的具体设计，在另一个专题lvds技术连载中会涉及到。
到这里，关于FPGA设计原理图部分基本上是说完了。