8位全加器
八位加法器原理
八位加法器原理八位加法器是数字电路中常见的电路之一。
它的功能是将两个八位二进制数相加并输出结果。
在这个过程中，它需要进行多项运算，同时需要进行进位和溢出的处理。
下面我们就来详细了解一下八位加法器的原理。
八位加法器常见的实现方法是采用全加器的形式。
全加器由三个输入，即两个加数和进位信号，一个输出，即相加结果，以及一个输出，即输出进位信号。
而八位加法器则由八个全加器按照一定的结构组成。
在实际电路中，每个全加器只需三个晶体管和几个电阻等简单元器件即可实现。
当两个加数为A和B，并且它们的二进制位分别为a1,a2,a3...a8和b1,b2,b3...b8时，它们的相加结果可以用以下形式表示：S = a1 ⊕ b1 ⊕ C0a2 ⊕ b2 ⊕ Ci...a8 ⊕ b8 ⊕ Ci+6其中“⊕”表示异或运算，C0表示初始进位信号（一般为0），Ci表示第i位的进位信号，Si表示第i位的相加结果。
为了方便电路的设计和布线，通常把八个全加器按照位数分别编组，构成类似于“树”的结构，并设置相应的进位信号的传递逻辑。
具体来说，从最低位（即a1和b1）的全加器开始，将它的输出进位信号Ci接到第i+1位的全加器的进位信号输入端，直到第八位（即a8和b8）的全加器。
最终的相加结果S就是第八个全加器的输出。
在运算的过程中，如果某一位相加后的结果超出了8位二进制数的表示范围，则会发生溢出。
当发生溢出时，需要将结果重新调整，使其符合8位二进制数的表示规范。
此外，如果最高位的进位信号Ci+7为1，则也需要进行进位的处理。
总之，八位加法器是数字电路中一个常见、基础的电路。
通过它的组合运算，我们可以获得两个二进制数的和，并进行进位和溢出的处理。
理解八位加法器的原理和运作方式，对于数字电路的学习和设计都有很大的指导意义。
8位全加器课程设计报告
8位全加器课程设计报告一、课程目标知识目标：1. 学生理解8位全加器的基本概念，掌握全加器的逻辑结构和工作原理；2. 学生掌握8位全加器的电路图绘制方法，能分析并解释全加器中各个部分的作用；3. 学生了解8位全加器在计算机运算中的应用，理解其重要性。
技能目标：1. 学生能够运用所学知识，独立完成8位全加器的电路图设计；2. 学生能够运用逻辑门电路，搭建8位全加器电路，并进行功能验证；3. 学生能够通过实际操作，提高解决问题的能力和团队协作能力。
情感态度价值观目标：1. 学生培养对电子技术课程的兴趣，激发学习热情；2. 学生在学习过程中，树立正确的科学态度，注重实践，勇于创新；3. 学生通过团队合作，培养沟通与协作能力，增强集体荣誉感。
课程性质分析：本课程为电子技术课程的一部分，重点在于让学生掌握8位全加器的原理和应用，培养实际操作能力。
学生特点分析：八年级学生具有一定的电子技术基础，对电路有一定的了解，但可能对全加器的理解尚浅，需要通过具体实例和操作来加深理解。
教学要求分析：本课程要求教师以理论与实践相结合的方式进行教学，注重培养学生的实际操作能力和团队协作能力。
在教学过程中，关注学生的个体差异，给予个性化指导，确保课程目标的实现。
通过本课程的学习，学生能够达到上述具体的学习成果。
二、教学内容1. 引言：介绍全加器在数字电路中的重要性，回顾一位全加器的基本原理，引出8位全加器的研究意义。
2. 理论知识：a. 8位全加器的定义和功能；b. 8位全加器的逻辑结构，包括加法器、进位发生器和进位传递部分；c. 8位全加器的真值表和逻辑表达式。
3. 实践操作：a. 8位全加器电路图的绘制；b. 利用集成电路芯片搭建8位全加器电路；c. 电路功能测试及故障排查。
4. 应用拓展：a. 8位全加器在计算机运算中的应用案例；b. 探讨8位全加器与其他数字电路模块的组合应用。
教学大纲安排：第一课时：引言及理论知识（1、2a）第二课时：理论知识（2b、2c）第三课时：实践操作（3a、3b）第四课时：实践操作（3c）第五课时：应用拓展（4a、4b）教材章节关联：本教学内容与教材中“第十章 数字电路及其应用”相关，涉及全加器部分的内容，与教材中的理论知识和实践操作相结合，确保学生能够系统地学习和掌握8位全加器的相关知识。
八位全加器原理图设计实验报告
南通大学计算机科学与技术学院课程实验报告
课程名称：计算机组成原理年级：2012级上机日期：11月6日姓名：学号：班级：信管122
实验名称：八位全加器设计教师：陈越成绩：
上图为n个1位的全加器FA级联成的n位的行波进位加减器。
M为方式控制输入线，当M=0时，做加法运算；当M=1时，做减法运算。
图中左边还表示出单符号位法的溢出检测逻辑：当C n=C n-1时，运算无溢出；而当C n≠C n-1时，运算有溢出，经异或门产生溢出信号，0无溢出，1表示溢出。
四、内容及步骤（包括程序流程及说明）
1.建立add8项目
2.建立一位全加器原理图，输入如下
3.将一位全加器封装成芯片FA，如图
4.将FA级联成8位全加器如图，至此8位全加器原理图设计完毕
四、运行结果
建立波形文件，验证8位全加器。
8位串行全加器设计
8位串行全加器设计串行全加器是一种基本的数字电路，用于实现两个二进制数的加法运算。
它可以将两个数位相同的二进制数相加，并将其和以及进位输出。
本文将详细介绍如何设计一个8位串行全加器。
首先，我们需要了解全加器的功能。
全加器由两个输入和两个输出组成。
输入包括两个要相加的二进制数位以及前一位的进位（Carry In），输出包括当前位的和（Sum）和当前位的进位（Carry Out）。
设计一个8位串行全加器时，我们需要将8个全加器连接在一起。
每个全加器的输入为两个二进制数位和前一位的进位，输出为当前位的和和当前位的进位。
具体设计步骤如下：1.首先，我们需要设计一个单个全加器电路。
全加器电路可以通过将两个半加器连在一起来实现。
半加器接收两个输入，并输出当前位的和和当前位的进位。
2.设计一个半加器电路。
半加器电路由两个输入和两个输出组成。
输入包括两个要相加的二进制数位，输出包括当前位的和和当前位的进位。
3.实现半加器电路的真值表。
半加器的真值表如下：输入A，输入B，输出S，进位--------，--------，--------，-------0，0，0，0，1，1，1，0，1，1，1，0，根据真值表可知，半加器的和输出为输入A和输入B的异或运算结果，进位输出为输入A和输入B的与运算结果。
4.通过使用逻辑门来实现半加器电路。
可以使用异或门实现和输出，使用与门实现进位输出。
5.设计一个完整的全加器电路。
一个全加器电路由一个半加器和一个或门构成。
半加器负责计算两个输入位的和和进位，而或门负责计算前一位的进位和当前位的进位的和。
全加器电路的输入为两个要相加的二进制数位和前一位的进位，输出为当前位的和和当前位的进位。
6.将8个全加器连在一起。
将第一个全加器的输入连接到待相加的两个8位二进制数的最低位和前一位的进位，将第二个全加器的输入连接到待相加的两个8位二进制数的次低位和第一个全加器的进位，以此类推。
最后一个全加器的输出即为所求的和。
8位全加器的设计
二、实验原理：一个8位全加器可以由2个4位全加器构成，加法器间的进位可以用串行方式实现，即将低位加法器的进位输出与相临的高位加法器的低进位输入信号相接。
4位全加器采用VHDL语言输入方式进行设计，将设计的4位全加器变成一个元件符号，在8位全加器的设计中进行调用。
三、实验内容和步骤：1. 采用VHDL语言输入方式设计4位全加器（1）打开QuartusII，执行File|New，在New窗口中的Device Design Files 中选择VHDL Files，然后在VHDL文本编译窗中输入程序。
执行File|Save As，找到已设立的文件夹，存盘文件名应该与实体名一致。
（2）将设计项目设置成可调用的元件选择File→create/update→create symbol Files for current file命令，将转换好的元件存在当前工程的路径文件夹中。
2.采用原理图输入方式设计8位全加器（1）打开QuartusII，执行File|New，选择block diagram/schematic file，在原理图编辑窗口中连接好8位全加器电路图（注意元件的调用），存盘。
（2）创建工程：执行File|New Project Wizard，选择目标芯片。
（3）编译：执行Processing|Start Compilation命令，进行编译。
（4）引脚锁定：在菜单Assignments中选Assignments Editor按钮，先单击右上方的Pin，再双击下方最左栏的“New”选项，弹出信号名栏，锁定所有引脚，进行编译，存盘。
选择编程模式1，键2、键1输入8位加数，键4、键3输入8位被加数，键8输入进位cin，数码管6/5显示和，D8显示进位cout。
5. 编程下载及验证：执行Tool|Programmer命令，选择program/config；执行start，进行验证，记录结果。
4位全加器的参考源程序：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY adder4b ISPORT(cin:IN STD_LOGIC;a,b:IN STD_LOGIC_VECTOR(3 DOWNTO 0);s:OUT STD_LOGIC_VECTOR(3 DOWNTO 0);cout:OUT STD_LOGIC);END ENTITY adder4b;ARCHITECTURE art OF adder4b ISSIGNAL sint,aa,bb:STD_LOGIC_VECTOR(4 DOWNTO 0);BEGINaa<='0'&a;bb<='0'&b;sint<=aa+bb+cin;s<=sint(3 downto 0);cout<=sint(4);END art;触发器功能的模拟实现三、实验内容：基本RS触发器、同步RS触发器、集成JK触发器和D触发器同时集成在一个芯片上，实现的原理图如下：输入信号Sd、Rd对应的管脚接按键开关，CLK1、CLK2接时钟源（频率<5Hz）；J，K，D，R，S对应的管脚分别接拨码开关；输出信号QRS，NQRS，QRSC，NQRSC，QJK，NQJK，QD，NQD对应管脚分别接LED灯。
八位全加器设计
八位全加器设计一、实验目的熟悉利用QuartusⅡ的原理图输入方法设计简单组合电路，掌握层次化设计的方法，并通过一个8位全加器的设计把握利用EDA软件进行原理图输入方式的电子线路设计的详细流程。
二、实验原理及仿真结果方案一8位全加器可以由8个1位全加器构成，加法器间的进位可以串行方式实现，即将低位加法器的进位输出cout与下一级一位全加器的进位输入信号cin相连。
设计流程（含仿真波形图）：1、全加器的实现：由半加器加上组合电路实现。
仿真结果为：2、八位全加器的实现：由八个全加器组合生成八位全加器。
仿真结果为：方案二直接调用Quartus内部的宏功能模块LPM_ADD_SUB来实现8位全加器，其电路结构图如下：仿真结果为：方案三利用VHDL语言的运算操作符“+”和并置符“&”，可以通过少量的代码来实现复杂的全8位加器，关键代码如下：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_unsigned.ALL;ENTITY fulladderarray ISPORT(aa: IN STD_LOGIC_vector(7 downto 0);bb: IN STD_LOGIC_VECTOR(7 DOWNTO 0);cin: IN STD_LOGIC;sum: out STD_LOGIC_VECTOR(7 DOWNTO 0);cout: OUT STD_LOGIC);END ENTITY fulladderarray ;ARCHITECTURE one OF fulladderarray ISsignal nn: std_logic_vector(8 downto 0);BEGINnn<='0'& aa+bb+cin;sum<=nn(7 downto 0);cout<=nn(8);END ARCHITECTURE one;仿真结果为：三、方案比较三种方案的仿真时间如下：三种方案对FPGA的资源利用数量为：方案一方案二方案三经比较分析可得：方案一用时最多，方案三最少；方案一和方案三都用了较少的内部资源，方案一利用了较多的内部资源。
实验一 8位全加器
实验一：8位全加器实验步骤1、熟悉QUARTUSⅡ集成开发环境；2、熟悉GW48-PK2型FPGA实验箱；3、编写8位全加器的Verilog HDL源代码；4、完成计算机模拟功能仿真；5、下载到Altera ACEXEP1K30中，使用实验箱完成硬件验证；6、完成实验报告实验要求8位全加器输入：Clk,Rst_,In1,In2,Cin输出：Count,Sum1.实验代码如下：module adder_8(Cout,Sum,In1,In2,Cin,Rst_,Clk);input[7:0]In1,In2;input Clk,Rst_,Cin;output[7:0]Sum;output Cout;reg[7:0]Sum;reg Cout;always@(posedge Clk)beginif(!Rst_)beginSum<=8'b0000_0000;Cout<=1'b0;endelse{Cout,Sum}=In1+In2+Cin;endendmodule2.实验仿真截图如下：（1）无输出进位的仿真截图：说明1：此图中，由于加数和被加数都比较小，导致高位没有进位。
此图中，输入低位进位设为总为1，所以和总是比两个加数直接相加所得结果大1。
只有时钟脉冲上升沿到达时，此之前的加数相加在复位端为高电平时所加和才不为零，其他所加结果都为零。
而且在图中，采集频率要比时钟频率高，也即加数和被加数及所加的和的数字采集时间要比时钟慢。
如图中，时钟的周期是10ns，数字采集周期是20ns,所以图中和的结果总是比加数有延迟。
（2）有输出进位得仿真截图：说明2：此图中，由于加数和被加数都比较大，所以有输出进位。
图中低位进位与（1）图相比，有0又有1，所以结果也和（1）中略有不同。
只有时钟脉冲上升沿到达时，此之前的加数相加在复位端为高电平时所加和才不为零，其他所加结果都为零。
且和（1）中一样，图中，采集频率要比时钟频率高，也即加数和被加数及所加的和的数字采集时间要比时钟慢。
CAD-八位全加器解读
深圳大学考试答题纸(以论文、报告等形式考核专用)二○一五～二○一六学年度第 2 学期课程编号1600720001 课程名称集成电路CAD 主讲教师评分学号姓名专业年级大三微电子科学与工程01教师评语：题目：八位全加器电路及版图设计一．实验目的利用Cadence软件绘制一位全加器原理图、版图棍棒图、版图，并绘制symbol图，绘制出八位全加器原理图、版图和symbol图，版图需要满足N管统一尺寸W=240nm，P管统一尺寸W=720nm，并通过0.18um工艺的DRC，LVS验证。
二. 设计思路：一个8位全加器可以由8个1位全加器构成，加法器间的进位可以串行方式实现。
即将低位加法器的进位输出cout与其相邻的高位加法器的最低进位输入信号cin相接。
所以需要先做出一个一位全加器。
‘i i i i iABC C B A C B A C B A C B A S +++=⊕⊕=i i O AC BC AB C ++=三．电路设计与验证一位全加器由两个异或门与三个而输入与非门构成。
1. 二输入与非门电路设计真值表以及逻辑表达式如下：双端口A.B 输入，经过与非计算输出到Y 。
电路图如下:电路版图以及测试结果:2.异或门电路设计逻辑表达式以及真值表:由A,B两个输入口输入，经过异或运算后输出Y。
电路图电路波形仿真结论:与真值表比照结果无误，电路设计正确。
异或门版图3.一位全加器电路设计逻辑表达式与真值表电路图波形仿真结论:与波形表对照无误，电路正确。
电路版图3.八位全加器部分电路设计波形仿真:版图设计:尺寸为31.96x53.51=1610.18电路DRC测试电路LVS测试结果四．实验总结这次实践，使我熟悉了cadence软件icfb的使用和集成电路前端设计的整体流程。
第一次画八位全加器，调用了之前的nand2模块再自己去图书馆查找资料画出了异或门，结合起来画出了一位全加器最后串联形成八位全加器。
由于没有经验，管子排列相当凌乱，面积比较大，布线杂乱无章，错误也频出。
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目录一、设计目的和要求 (1)1.课程设计目的 (1)2.课程设计的基本要求 (1)3.课程设计类型 (1)二、仪器和设备 (1)三、设计过程 (1)1.设计内容和要求 (1)2.设计方法和开发步骤 (2)3.设计思路 (2)4.设计难点 (4)四、设计结果与分析 (4)1.思路问题以及测试结果失败分析 (4)2.程序简要说明 (5)五、心得体会 (9)六、参考文献 (9)一、设计目的和要求1.课程设计目的设计一个带进位的八位二进制加法计数器：要求在MAX+plusⅡ10.2软件的工作平台上用VHDL语言层次设计出一个带进位的八位二进制加法器，并通过编译及时序仿真检查设计结果。
2.课程设计的基本要求全加器与带进位输入8位加法器设计要求我们通过8位全加器的设计掌握层次化设计的方法，充分理解全加器的设计过程，掌握一位全加器的程序，熟悉MAX+plusⅡ10.2软件的文本和原理图输入方法设计简单组合电路。
课程设计过程中要求能实现同步和异步的八位二进制全加器的设计。
3.课程设计类型EDA课程设计二、仪器和设备PC机、MAX+plusⅡ10.2软件三、设计过程1.设计内容和要求方法一：1.原理图输入完成半加器和1位全加器的设计，并封装入库2.层次化设计，建立顶层文件，由8个1位全加器串联构成8位全加器3.每一层次均需进行编译、综合、适配及仿真方法二：1. 原理图输入完成一个四位全加器的设计2.层次化设计，建立顶层文件，由2个4位全加器串联构成8位全加器3.每一层次均需进行编译、综合、适配及仿真2.设计方法和开发步骤加法器是数字系统中的基本逻辑器件。
例如：为了节省资源，减法器和硬件乘法器都可由加法器来构成。
但宽位加法器的设计是很耗费资源的，因此在实际的设计和相关系统的开发中需要注意资源的利用率和进位速度等两方面的问题。
多位加法器的构成有两种方式：并行进位和串行进位方式。
并行进位加法器设有并行进位产生逻辑，运算速度快；串行进位方式是将全加器级联构成多位加法器。
通常，并行加法器比串行级联加法器占用更多的资源，并且随着位数的增加，相同位数的并行加法器比串行加法器的资源占用差距也会越来越大。
实验表明，4 位二进制并行加法器和串行级联加法器占用几乎相同的资源。
这样，多位数加法器由4 位二进制并行加法器级联构成是较好的折中选择。
因此这次课程设计中的8 位加法器可采用两个4位二进制并行加法器级联而成。
此外我们还讨论了由八个一位全加器串联构成的八位二进制全加器。
设计中前者设计为同步加法器，后者设计为异步加法器。
3.设计思路方法一：异步八位全加器设计流程图如下：图1异步八位流程图设计原理图如下页所示：图2 异步八位全加器方法二：同步八位全加器 设计流程图如下：图3同步八位流程图设计原理图如下页所示：图4 同步八位全加器4.设计难点（1）半加器的设计：半加器不考虑低位向本位的进位，因此它有两个输入端和两个输出设加数（输入端）为A、B；和为S；向高位的进位为Ci+1；函数的逻辑表达式为：S=A⊕B；Ci+1=AB。
（2）四位二进制带进位加法器：两个四位二进制数进行加法运算，同时产生进位。
当两个二进制数相加时，较高高位相加时必须加入较低位的进位项（Ci），以得到输出为和（S）和进位（C0）。
（3）同步设计：同步是有时钟信号输入，根据时钟信号来判断是否执行计算。
四、设计结果与分析1.思路问题以及测试结果失败分析（1）设计程序时保存文件名要与实体名一致，设计过程中出现了几次这样的低级错误，值得注意。
（2）所设计的程序文件不能直接放在根目录下，我们在自己笔记本上做完直接拷贝到实验室计算机上放在了E盘根目录下这样会出错。
（3）生成了ADD4元件后进行绘制原理图，因为输入输出是8位，也就是说要有16个输入，8个输出，但是开始绘图的时候只绘制了2个输入，一个输出，提示输入与总线连接不符合。
（4）在8个一位全加器组成8位加法器的波形仿真时候由于把时间间隔设置的特别小到20.0ns，导致计算机还没计算完前一个数据就开始下一个数据了，如下图图5 方法一的错误仿真波形附：由于开始时没有具体要求，我们做了两种方案的异步全加器，由两个四位全加器串联而成的八位全加器仿真时出现的问题如下：（5）在两个4位全加器组成的8位加法器波形仿真时出现如下图形红色框中的现象，反复仿真多次结果一样，才明白，刚开始计算机会有延迟处理信号，后面的信号就正常了。
图62.程序简要说明方法一：异步八位全加器（1）设计一个半加器VHDL源程序代码（关键代码）ARCHITECTURE FH1 OF H_ADDER ISBEGINSO <= NOT (A XOR (NOT B));CO <= A AND B;END ARCHITECTURE FH1;具体功能：半加器电路是指对两个输入数据位进行加法，输出一个结果位和进位，不产生进位输入的加法器电路，是实现两个一位二进制数的加法运算电路。
数据输入A被加数、B加数,数据输出SO和数(半加和)、进位CO。
其真值表为：表1-1 半加器电路真值表（2）设计一个一位全加器VHDL源程序代码ARCHITECTURE FD1 OF F_ADDER ISCOMPONENT H_ADDER ISPORT (A, B : IN STD_LOGIC;CO, SO : OUT STD_LOGIC );END COMPONENT;SIGNAL D, E, F : STD_LOGIC;BEGINU1 : H_ADDER PORT MAP(A => AIN, B => BIN, CO => D, SO => E);U2 : H_ADDER PORT MAP(A => E, B => CIN, CO => F, SO => SUM);COUT <= D OR F;END ARCHITECTURE FD1;全加器是能够计算低位进位的二进制加法电路表1-2 一位全加器电路真值表由真值表写出逻辑表达式，经化简后得：S=A ⊕B ⊕C F=AB+BC+AC=AC BC AB ••其中A 为被加数，B 为加数，相邻低位来的进位数为C ，输出本位和为S 。
向相邻高位进位数为F 。
（3）设计一个八位串行二进制全加器 VHDL 源程序代码（关键代码）ARCHITECTURE ONE OF F_ADDER8 IS COMPONENT F_ADDER ISPORT (AIN, BIN, CIN : IN STD_LOGIC; COUT, SUM : OUT STD_LOGIC ); END COMPONENT;SIGNAL C1, C2, C3,C4,C5,C6,C7: STD_LOGIC; BEGINU1 : F_ADDER PORT MAP(AIN => AIN(0), BIN => BIN(0), CIN => CIN, SUM => SUM(0), COUT => C1);∶ ∶ ∶U8 : F_ADDER PORT MAP(AIN => AIN(7), BIN => BIN(7), CIN => C7, SUM => SUM(7), COUT => COUT); END ONE;经过一番编译仿真的调试后，我们得到了如下两幅正确的仿真波形。
-图7 方法一的正确仿真波形方法二：同步八位全加器（1） 设计一个四位全加器VHDL 源程序代码（关键代码）ARCHITECTURE h1 of ADD4 is beginprocess(A,B,clk)variable cq, qq, sq: STD_logic_vector(3 downto 0);beginif (clk'event and clk='1') thenqq(0):= not(A(0) XOR (NOT (B(0)))); sq(0):= not(qq(0) XOR (NOT(ci))); --低位相加并产生进位if ((A(0) xor B(0))='1') thencq(0):= ci;else cq(0):=A(0);End if;qq(1):= not(A(1) xor (NOT(B(1)))); sq(1):= not(qq(1) xor (NOT(cq(0)))); --第二位于前一进位相加，并产生进位。
if((A(1) xor B(1))='1') Thencq(1):= cq(0);ELSE cq(1):=A(1);END if;qq(2):= not(A(2) XOR (NOT(B(2))));sq(2):= not(qq(2) XOR (NOT(cq(1))));if ((A(2) xor B(2))='1') thencq(2):= cq(1);else cq(2):=A(2);end if;qq(3):=not(A(3) XOR (NOT B(3))); sq(3):=not(qq(3) XOR (NOT(cq(2)))); --前一位进位与高位相加并产生进位。
if ((A(3) xor B(3))='1') thencq(3):= cq(2);ELSE cq(3):=A(3);END if;Co<=cq(3); So<=sq;end if;End process;End architecture h1;（2）设计一个八位串行二进制全加器通过在四位全加器正确仿真的情况下，绘出由两个四位全加器串联的八位全加器的原理图，再经过仿真。
图8 方法二的正确仿真波形五、心得体会虽然两周的EDA课程设计结束了，但我们受益颇多。
让我们学了很多很多的东西，同时不仅可以巩固以前所学过的知识，而且学到了很多在书本上所没有学到过的知识。
对EDA的工作原理和使用方法也有了更深刻的理解。
在开始实训之前，我们分工合作，在图书馆和网上查询资料，根据找到的资料来设计8位全加器。
当我们运行自己编出来的程序的时候，问题出现了，不是不能运行，就是运行的结果和要求的结果不相符合，让我们看到了实践与理论的差距。
出现问题不可怕，重要的是我们解决问题。
根据出现的错误提示，我们一个一个地解决在调试中出现的问题，从而我们对EDA 的理解得到了加强。
通过本次设计，让我很好的锻炼了理论联系实际，与具体项目、课题相结合开发、设计产品的能力。
既让我们懂得了怎样把理论应用于实际，又让我们懂得了在实践中遇到的问题怎样用理论去解决。
并让我们的合作意识得到了加强，合作能力也得到提高。
根据分工与合作的方式，让每个人互责指定的部分，同时在一定的阶段共同讨论，以解决分工中个人不能解决的问题。