一种公共的多DSP硬件模块实现方法_沈会敏

一种公共的多DSP 硬件模块实现方法沈会敏(中国电子科技集团公司第54研究所,河北石家庄050081)摘 要 简单介绍了多DSP 硬件模块的应用背景。

主要介绍了基于美国德州仪器(TI)公司生产的TMS320VC5416DSP 芯片实现的8DSP 硬件模块实现方法。

该模块的结构主要包括多片DSP 、FLASH 程序加载、J TAG 硬件仿真和FPGA 等子模块。

详细论述了多DSP 与FPGA 的连接、FLASH 存储器与DSP 、FPGA 的连接,以及硬件仿真所用的JTAG 菊花链。

并且通过验证该硬件模块运行正确。

关键词 多DSP;FLAS H 存储器;J TAG 菊花链;HPI中图分类号 TP911.72 文献标识码 A 文章编号 1003-3106(2007)06-0057-03A General Hardware Design of a Multiprocessor System UsingDigital Signal ProcessorSHE N Hu-i min(T he 54th Research Institute of CETC,Shijia zhuan g Hebei 050081,China)Abstract This paper introd uces i n brief the application back ground of a multiprocessor system using digital signal processor (DSP).It discusses hardware issues involved i n designing such a multiprocessor system using the texas i ns tru ments(TI)TMS320VC5416digital si gnal processor(DSP).The 8DSP chips are used in the system.The archi tecture of the sys tem consists of four parts:multiple DSPs,flash memory used for bootloading code,emulation used J TAG and FPGA for logic control.It describes in detail multiple processors connecting to FPGA I/O pins,FLAS H memory connecting to FPGA I/O and DSP pins and the daisy -chained mul tiprocessor configuration for debugging.It is proved that the hardware board runs accurately.Key words multiprocessor system using DSP;flash memory;the daisy -chained multiprocessor configuration used for J TAG emulation;HPI收稿日期:2007-03-210 引言随着数字信号处理技术的发展,越来越多的人们开始关注和探索对多DSP 芯片系统的使用。

本文结合工程实例,介绍了基于美国德州仪器(TI)公司生产的TMS320VC5416DSP 芯片的8片DSP 硬件平台。

该平台作为一个公共模块,可以用于不同的信号信息处理,如语音压缩算法。

该平台可根据不同的工程需要进行灵活配置,以实现不同的功能,如G 729、CVSD 和DTMF 等。

本文详细介绍了该系统的结构:多片DSP 与FPGA 的连接、FLASH 存储器与DSP 、FPGA 的连接,以及调试所用的JTAG 菊花链。

1 系统组成该平台可以应用于多种网络设备中,如图1所示的UTOPIA 、TDM 、数据、地址、控制接口均是该模块的对外标准接口。

UTOPI A 接口可以应用于ATM 平台业务流传送,如AAL2;TDM 接口可以应用于恒定比特实时流媒体业务传送,如PC M 、CVSD;C PU 接口适用包格式信息传送,如G.729、传真等。

该模块包括FPGA 、多片DSP 、FLASH 程序加载和JTAG 硬件仿真等子模块。

FPGA 主要完成该公共模块与外界的信息格式转换、物理接口转换以及主处理器CPU 与多DSP 之间的控制逻辑。

多DSP 主要完成用户所需的信息处理功能。

在FLASH 程序加载子模块中,DSP 和FLASH 是一对一的关系,完成对DSP 目标代码的烧写和加载。

JTAG 菊花链是对多DSP 的调试电路。

该设计主要使用了8片TMS320VC5416DSP 芯片,8片FLASH 存储器和1片FPGA 芯片来搭建硬件平台。

各DSP 的串口0和串口1的信号线、HPI 口(本设计采用的为HPI8方式)、控制接口接入FPGA 。

FLASH 的控制接口由FPGA 结合DSP 进行逻辑控制。

14芯双排插针用于JTAG 扫描的在线仿真,和多DSP 组成JTAG 菊花链调试电路。

其系统框图如图1所示。

专题技术与工程应用2007年无线电工程第37卷第6期57图1 多DSP硬件平台系统框图2 具体介绍2 1 多DSP与FPGA的连接本设计使用TMS320VC5416的多通道缓冲串口McBSP来完成语音编解码。

如采用某种语音压缩算法时,其中每个DSP完成5个时隙的话音编码,6片DSP协同完成30路的语音编码,另2片用于完成其他数字信号处理功能。

McBSP的连接方式为每个DSP的串口0和串口1的B FSRx、BFSXx、BCLKRx、BCLKXx、BDRx、BDXx(x表示数字0或1)与FPGA的I/O引脚相连,串口0用于PC M话音的发送和接收,串口1用于压缩语音的发送和接收,由FPGA完成系统所需的逻辑关系,从而实现数据与外界数据的互通。

DSP的主机端接口HPI与FPGA相连接,用来完成DSP与外界主处理器的通信。

在该设计中,采用的是HPI8方式。

因为HPI数据总线HD0~HD7在/HCS管脚处于高电平时,处于高阻抗状态。

因此,多个DSP的HPI数据总线可以连在一起,既不影响工作性能,又能节省FPGA的I/O资源。

在本设计中,采用的是2片DSP的HPI数据总线连在一起,再与FPGA的I/O管脚相连接。

/HC S作为HPI的选择输入信号,每个DSP的/HCS管脚必须单独与FPGA相连接。

对于HC NTL0、HCNTL1管脚,作为输入管脚,控制主处理器对3个HPI寄存器的其中之一的访问,多DSP也可共用,本设计中,也是2片DSP共用,其他管脚需要单独连接。

/HDS1、/HDS2数据选通信号在主处理器访问期间,控制数据的传输。

因为/HDS1、/HDS2在DSP 内部是异或非关系。

图2 DSP的HPI与FPGA的连接因此,只把其中1个管脚接入FPGA,另1个直接接高电平即可对HPI进行数据的选通控制。

在本应用系统中,主处理器的数据线和地址线是分开的,所以使/HAS接高电平,对其功能禁止。

HPIE NA接高电平,使能HPI功能。

HPI16接低电平,使用的是HPI8模式。

连接示意图如图2所示,/HDS2、/HAS、HPIE NA接VC C时的上拉电阻阻值为10k ,HPI16接地时的下拉电阻为10k 。

2 2 FLASH存储器与DSP、F PGA的连接采用微处理器模式(MP=1)且OVLY=1时, DSP第0页程序空间中可见的FLASH的地址范围为0x8000~0xFFFF。

因为FLASH的起始地址0x0000和DSP的起始地址0x0000重合,那么FLASH中只有对应于DSP外部空间的那部分地址(0x8000~ 0xFFFF),才是DSP可见的。

本设计中,程序目标代码在32kW存储区之内,因此对应地址范围为0x8000~0xFFFF。

所使用的FLASH存储器为Intel公司的C3系列。

DSP的数据线与FLASH存储器的数据线对应相连,二者的地址线也对应相连。

DSP的/PS、/DS、R/W、A15引脚引入FPGA。

FLASH存储器的/OE、/CE、/WE引入FPGA,其/RP、/WP接高电平。

FLASH存储器中的控制接口为/OE、/C E、/WE、/RP、/W P引脚。

当通过仿真器烧写程序时,/DS、R/W、A15控制FLASH存储器的/CE、/W E、/OE引脚。

使FLASH存储器的/CE、/WE引脚有效。

当通过MP方式,从FLASH存储器引导程序时,/PS、R/W、A15控制FLASH存储器的/CE、/OE、/W E引脚,使FLASH存储器的/C E、/OE引脚有效。

2 3 JTAG菊花链的设计为了调试方便和节省印制板空间,采用了菊花链的方式连接。

该方式符合IEEE1149.1标准。

仿专题技术与工程应用582007Radio Engineering Vo1 37No 6真信号通过了驱动电路,用于隔离多DSP 与仿真器之间的信号,或者用来向目标系统提供足够的信号驱动。

TMS 、TDI 、TDO 、TC K 信号占用驱动器74LVT16244的4路驱动电路,以更好地控制时间抖动。

用于TMS 、TDI 、TC K 的驱动器输入端的上拉电阻阻值为10k ,其作用为当不使用仿真器时,TMS 、TDI 、TCK 信号保持在高电平。

EMU0、E MU1信号可接或不接驱动,在本设计中接入了驱动器74LVT16244,占用其2路驱动电路。

需要注意的是,EMU0、E MU1信号的上拉电阻。

在多DSP 应用中,必须保证EMU0、EMU1信号从逻辑低电平转变到逻辑高电平的时间应小于10 s 。

本设计选用的为27k 的电阻。

3 结束语目前,该设计已经得到验证。

各DSP 的串口0和串口1能有效保证串行数据的正确发送和接收,其HPI 口能被主处理器正确读写。

目标程序能够正确烧写到FLASH 存储器中,并且当DSP 上电复位时,目标程序能够正确地从FLASH 存储器加载到DSP 。

基于JTAG 菊花链的8片DSP 硬件在线仿真,运行正确。

参考文献[1]徐菲,刘同怀,黄鲁.基于FLASH 的TMS320VC5416DSP系统自举实现[J].计算机工程与科学,2006,28(4):68-70.[2]任骊平,陈王骞.多DSP 系统互连方案分析[J].电子技术应用,2002,28(4):50-52.[3]罗枫.一种数字信号处理方案的设计[J].无线电通信技术,2002,28(3):9-10.作者简介沈会敏 女,(1977-),中国电子科技集团公司第54研究所助理工程师。