DSP课件第二章TMS320LF240x硬件结构

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2.3.3乘法部分
功能：在一个机器周期内完成有符号或无符号乘法，乘 积为32位。
组成： 临时寄存器（TREG）：保存一个乘数。 乘法器：将TREG的值与来自数据读总线或程序读总线 的一个值相乘。 乘积寄存器（PREG）：保存乘法运算的结果。 乘积定标移位器（PSCALE）：在将乘积传送到CALU 前，乘积定标移位器对其进行定标。
逻辑单元（CALU）和辅助寄存器单元（ARAU）。 DWEB —数据写总线：它将数据送至程序存储器和数据存储器。
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总线结构特点
采用各自独立的数据地址总线分别用于数据读DBAB和数据写 DWAB，因此，CPU的读写可在一个周期内进行。
独立的程序空间和数据空间允许CPU同时访问指令和数据。
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运算功能
将辅助寄存器的值加1或减1。 将 AR0 的 内 容 与 当 前 AR 的 内 容 比 较 ， 结 果 影 响 TC 位 ST1的测试/控制位。 辅助寄存器可用做暂存单元或软件计数器。
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2.3.6状态寄存器ST0和ST1
16位寄存器，含有状态位和控制位。 可对寄存器ST0和ST1读和写操作。
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2.3.4中央算术逻辑部分
中央算术逻辑部分包括： 中央算术逻辑单元：进行各种算术逻辑运算。 累加器： 存放CALU的操作结果，并可对其进行移动或循环。
将结果输出到CALU或输出数据比例移位器。 输出数据比例移位器： 将累加器的32位值进行左移0~7位，
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2. 溢出方式位（OVM） ：位于ST0第11位
当累加器处于溢出方式（0VM=1）并且有溢出发生时， 若为正溢出，累加器被填充以最大正数7FFF FFFFh;若为负 溢出，累加器被填充以最大负数8000 0000h。OVM=0时， 累加器中的结果正常溢出。
3. 溢出标志位（OV）：位于ST0第12位
当未检测到累加器溢出时，OV=0，未被锁存；当溢出 发生时， OV=1且被锁存。
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么么么么方面
Sds绝对是假的
2.3.5辅助寄存器算术单元（ARAU）
寻址功能
用指令把0~7写入辅助寄存器指针ARP，即选择了一个 辅助寄存器。ARP所指的寄存器称当前辅助寄存器。
处理一条指令时，当前AR的内容用做访问数据存储器 的地址。若指令是读数据，ARAU把该地址送到DRAB；若 指令是写数据，ARAU把该地址送到DRAB，指令执行完后， 当前AR的内容可通过ARAU进行无符号运算，即增量或减 量。
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字数据存储器以及64 K字I/O空间。
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2.1.3 指令系统
累加器、算术和逻辑运算指令。 辅助寄存器和数据页面指针指令。 TREG、PREG和乘法指令。 转移指令。 控制指令。 I/O和存储器操作指令。
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PAB —程序地址总线：提供访问程序存储区的地址。 DRAB —数据读地址总线：提供从数据存储器读取数据的地址。 DWAB —数据写地址总线：提供写数据存储器的地址。 PRDB —程序读总线：它载有从程序存储器读取的指令代码 及
表格信息等，并送到CPU。 DRDB —数据读总线：它将数据从数据存储器载送到中央算 术
ARP值被复制到ARB中。当用LST #1加载ARB时，也将相同 的ARB值复制到ARP。 CNF：片内DARAM配置位
该位决定DARAM映射到数据空间（CNF=0）还是程序 空间（CNF=1）。 SETC CNF或CLRC CNF可将该位置1或清0， 复位时CNF=0
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TC：测试/控制状态位
用的数据。
64K字的I/O空间：用于与外部的设备接口和片内外设寄存 器。
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上述224K字包括一定数量的片内存储器、外部存储器 和I/O设备。
TMS320LF240x以改进的哈佛结构为基础，存储空间为 3组16位的并行总线访问：程序地址总线（PAB）、数据 读地址总线（DRAB）、数据写地址总线（DWAB）。
第2章 TMS320LF240x硬件结构
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2.1TMS320LF240x的特点
2.1.1 CPU
先进的多总线结构。 32位中央算术逻辑运算单元（CALU）。 16位×16位的硬件乘法器（MUL）。 32位累加器（ACC）。 输入与输出定标寄存器。 乘积定标移位器。
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用LST指令可对ST0、ST1进行写 用SST指令可对ST0、ST1进行读并保存 用SETC或CLRC指令可对其中的某些位单独置1或清0
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状态寄存器ST0
D15~D13 D12 D11 D10 D9
D8~D0
ARP OV OVM 1 INTM
DP
ARP：辅助寄存器（AR）指针。
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2.4 TMS320LF240x的存储器分配
2.4.1存储器概述
TMS320LF240x器件有4种可独立选择的空间： 64K字的程序存储器空间：存放要执行的指令及程序执行
时使用的数据。
64K字的局部数据存储器空间：存放指令使用的数据。 32K字的全局数据存储器空间：用于存放与其他处理器共
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2.1.4 片内外设
看门狗（WD）定时器模块。 数字输入输出（I/O）模块。 事件管理器（EV）模块。 模数转换器（ADC）模块。 串行通讯接口（SCI）模块。 串行外设接口（SPI）模块。 CAN控制器模块。
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2.1.5 电源
采用高性能静态CMOS技术，供电电压为3.3V。 可用IDLE指令进入低功耗模式。
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PM：乘积移位模式 PM决定PREG的值在送往CALU或数据存储器时如何进行移
位。
PM=00：乘法器的32位乘积不经移位送至CALU或数据存储 器；
PM=01：乘位寄存器左移1位，最低有效位填0； PM=10：乘位寄存器左移4位，最低有效位填0； PM=11：乘位寄存器右移6位，且进行符号扩展。
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C：进位位
C=0，减有借位或加无进位； C=1，减无借位或加有 进位。累加器的值循环移动：左移时，最高位进入C；右 移时，最低位进入C。SETC C或CLRC C 可将该位置1或清0， 通过LST指令可影响C，复位时C =1。
XF：XF引脚状态位
SETC XF或CLRC XF 可将该位置1或清0，通过LST指令可 对修改XF，复位时XF =1。
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片内单访问存储器（SARAM）
SARAM的地址可以用于数据存储器和程序存储器。可通过 软件配置为外部存储器或内部SARAM。
SARAM在一个机器周期内只能访问一次。当CPU要求多次 访问时，SARAM会向CPU提供一个未准备好的信号，然后在每 个周期内执行一次访问。
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2.4.2片内存储器的类型
片内双访问存储器（DARAM）
544字的DARAM可以在一个机器周期访问两次。由片内B0 （256字）、B1 （256字）和B2 （32字）三个模块组成。主要用 于保存数据，但在需要时B0也可用于保存程序（CNF=1）。
在流水线操作中，CPU在第3个周期读数据，第四个周期 写数据。然而DARAM允许CPU在一个周期里读和写。例如，设有 两个指令A和B，将累加器的值写入DARAM，又从DARAM将一个 新值装入累加器。指令A在CPU周期的主时段内存累加器的值，B 在从时段内将新值装入累加器。
与累加器有关的状态位有：
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1. 进位标志位（C）：位于ST0第9位 加到累加器或从累加器减
当C=0，减结果产生借位或加结果未产生进位时 当C=1，减结果未产生借位或加结果产生进位时 将累加器数值移1位或循环移1位 在左移或循环左移时，累加器的最高有效位被送到C；在 右移或循环右移时，累加器的最低有效位被送到C。
TC在以下情况下置1：由BIT或BITT测试的位是1时；被 CMPR测试的当前AR和AR0之间的比较条件成立时；用 NOMR指令测试时，累加器最高两位异或结果为1时。LST 指令可改变TC值。
SXM：符号扩展模式位
SXM=0，不扩展； SXM=1，移位时进行符号扩展。 SETC SXM或CLRC SXM 可将该位置1或清0，通过LST指令可 对其加载，复位时SXM =1。
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CPU功能结构图
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2.3.2输入比例部分
功能：将来自存储器的16位数据左移0~16位送往中央算术 逻辑单元（CALU）。
移位方法：左移后没有使用的低位LSB填0，高位MSB填0 或用符号扩展，取决于状态寄存器ST1的符号扩展模式位 SXM（D10）。 SXM=0 填0 SXM=1 符号扩展
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2.1.6 在片仿真接口
具有符合IEEEll49.1标准的在片仿真接口（JTAG）。
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2.1.7 速度
单周期定点指令的执行时间为50ns、35ns或25ns(20MIPS， 28.5MIPS，或40MIPS)。
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2.2 TMS320LF240x的总线结构
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2.3 中央处理单元（CPU）