基于GAL芯片的数字电路设计
PAL,PLA,GAL数字逻辑系统
特定的输出电路。
❖ 与阵列可编程使输入项增多，或
❖ 采用双极型熔丝工艺，工作速 阵列固定使器件简化。
度较高（10－35ns）。
❖ 或阵列固定明显影响了器件编程
的灵活性。
精选课件
9
4输入4输出16乘积项PAL器件的基本结构图
组合可编程逻辑阵列PLA的逻辑结构：由一个“与” 阵列和一个“或”阵列构成，“与”阵列和“或”阵 列都是可编程的。
时序可编程逻辑阵列PLA的逻辑结构：由“与”阵列 “或”阵列和一个用于存储以前状态的触发器网络构成
精选课件
5
可编程逻辑阵列应用
▪ 在可编程逻辑阵列PLA的应用中，有一种是用来 控制资料路径，在指令集内事先定义好逻辑状态， 并用此来产生下一个逻辑状态(透过条件分支)。
• 2. 异步可编程I/O结构
• 3. 寄存(时序)输出结构 • 4. 异或－寄存器型输
出结构 • 5. 运算选通反馈结构
精选课件
12
专用电平输出。
一个输入
如输出采用或门，为高电平有效PAL器件。 若采用互补输出的或门，为互补输出器件。
▪ 举例来说，如果目前机器(指整个逻辑系统)处于 二号状态，如果接下来的执行指令中含有一个立 即值(侦测到立即值的栏位)时，机器就从第二状 态转成四号状态，并且也可以进一步定义进入第 四状态后的接续动作。因此PLA等于扮演(晶片) 系统内含的逻辑状态图(statediagram)角色。
精选课件
6
可编程逻辑阵列应用
触发器Q非输出经过一个互补缓冲器反馈到与阵 列输入端上。
输出三态缓冲器由公共控制线控制。 用途：组成各类时序逻辑电路。 这种结构的产品有PAL16R4、 PAL16R8 等。
王海光数字电子技术基础 第7章 可编程逻辑器件
载了不同设计的同型号芯片，以及进行产品的质量跟踪等。
7.3 复杂可编程逻辑器件CPLD
随着数字电子系统功能日益复杂，规模迅速加大，GAL在集 成度和性能方面很快又难以满足要求，集成度高、功能更强大的 CPLD应运而生。为便于使用，如今的CPLD普遍集成了编程所需 的高压脉冲产生电路以及编程控制电路 ，成了在系统可编程 （ISP，In System Programmable）器件，编程时无须另外编 程器，也无须将器件从系统中拔出。
synac0ac1n工作模式电路结构组态简化电路图组合单向模式与用输入结构图716a与用输出结构图716b组合双向模式组合输入输出结构图716c寄存器模式时序电路中的组合io结构图716d寄存器输出结构图716e表721olmc的5种电路结构组态图724olmc的5种电路结构组态简化电路图中nc表示不连接722输出逡辑宏单元olmcsynac0ac1n工作模式电路结构组态简化电路图组合单向模式与用输入结构图716a与用输出结构图716b组合双向模式组合输入输出结构图716c寄存器模式时序电路中的组合io结构图716d寄存器输出结构图716e表721olmc的5种电路结构组态图724olmc的5种电路结构组态简化电路图中nc表示不连接722输出逡辑宏单元olmcsynac0ac1n工作模式电路结构组态简化电路图组合单向模式与用输入结构图716a与用输出结构图716b组合双向模式组合输入输出结构图716c寄存器模式时序电路中的组合io结构图716d寄存器输出结构图716e表721olmc的5种电路结构组态图724olmc的5种电路结构组态简化电路图中nc表示不连接722输出逡辑宏单元olmc需要说明的是结构控制字的内容无需设计人员逐位设定而是由eda设计开収工具软件根据用户的引脚安排以及要实现的电路功能自动生成于编程下载时自动写入芯片内部的
PLD的发展简史及应用展望
Science &Technology Vision 科技视界1可编程逻辑器件发展简史最早的可编程逻辑器件(PLD)是1970年制成的可编程只读存储器(PROM),它由固定的与阵列和可编程的或阵列组成。
PROM 采用熔丝技术,只能写一次,不能擦除和重写。
随着技术的发展,此后又出现了紫外线可擦除只读存储器UVEPROM 和电可擦除只读存储器EEPROM。
由于其价格便宜、速度低、易于编程,适合于存储函数和数据表格。
可编程逻辑阵列(PLA)器件于20世纪70年代中期出现,它是由可编程的与阵列和可编程的或阵列组成,但由于器件的价格比较贵,编程复杂,资源利用率低,因而没有得到广泛应用。
可编程阵列逻辑(PAL)器件是1977年美国MMI 公司率先推出的,它采用熔丝编程方式,由可编程的与阵列和固定的或阵列组成,双极性工艺制造,器件的工作速度很高。
由于它的设计很灵活,输出结构种类很多,因而成为第一个得到普遍应用的可编程逻辑器件。
通用阵列逻辑(GAL)器件是1985年Lattice 公司最先发明的可电擦写、可重复编程、可设置加密位的PLD。
GAL 在PAL 的基础上,采用了输出逻辑宏单元形式EECMOS 工艺结构。
在实际应用中,GAL 器件对PAL 器件仿真具有百分之百的兼容性,所以GAL 几乎完全代替了PAL 器件,并可以取代大部分标准SSI、MSI 集成芯片,因而获得广泛应用。
可擦除可编程逻辑器件(EPLD)是20世纪80年代中期Altera 公司推出的基于UVEPROM 和CMOS 技术的PLD,后来发展到采用EECMOS 工艺制作的PLD,EPLD 的基本逻辑单元是宏单元,宏单元是由可编程的与阵列、可编程寄存器和可编程I/O 三部分组成的。
从某种意义上讲,EPLD 是改进的GAL,它在GAL 基础上大量增加输出宏单元的数目,提供更大的与阵列,集成密度大幅提高,内部连线相对固定,延时小,有利于器件在高频下工作,但内部互连能力较弱。
GAL20V8引脚分布
至相邻 宏单元
OMUX AC0 AC1(n) D Q XOR(n) CLK Q FMUX
11 0× 10
10 11 0×
设计规则: 资源: 使用:
AC1(n) 来自相邻引脚 *AC0 同步时序设计(无异步清零);
状态方程最大与项数为8 1脚--CLK, 13脚--OE(接地)
ABEL-HDL
1. ABEL-HDL时序语言基本元素 2. 设计举例
状态转移描述
状ቤተ መጻሕፍቲ ባይዱ机描述语句 • 格式 State_diagram STATE 状态N：
（状态变量） 方程; 方程 … 转移语句；
• 转移语句 – goto – if then else – case
GOTO
转移语句
state A： Z1＝1； Z2＝0； goto B
IF-THEN-ELSE
转移语句
state
计数 译码结构
B、 用状态机结构
MODULE ex4s CLK PIN; L3..L0 PIN ISTYPE'REG'; C,X=.C.,.X.; S=[L3..L0]; S1=^B0001; S2=^B0010; S3=^B0100; S4=^B1000; S0=^B1111;//上电状态
状态编码定义
I: I/O:
专用输入 I、O、I/O
时序工作时： 1脚——CLK 13脚——OE（低有 效） 最大８路输出； 最多２０路输入
ＧＡＬ20V8/ZD
时钟信 号输入 输入/输出口
输入口
GAL结构 （１６Ｖ８）
三态 控制
GAL输出宏单元结构
PTMUX OE VCC TSMUX
11 0× 10
11 10 00 01
采用PLD_GAL16V8的混合设计方案实现加密和最小化
1996年3月 JOURN AL OF XI′AN INSTI TU TE OF TECHNOLOGY Mar.1996采用PLD/GAL16V8的混合设计方案实现加密和最小化苏 恭(陕西财经学院)【摘 要】 通过微处理器和存贮器握手控制电路在可编程逻辑阵列GAL16V8上的设计实例,对采用(时序、组合)混合设计方案开发GAL16V8、实现硬件加密和最小化提供一种通用的思路和方法.【关键词】 PLD 可编程逻辑器件 握手控制电路【中图号】 TP3021 G AL16V8(时序、组合)混合设计的基本原理GAL16V8是双列直插20脚芯片,其中,20脚为V CC(+5V),10脚为数字地,引脚2～9固定为输入端,引脚12～19分别与八个输出逻辑宏单元(O LMC)相联,宏单元的输入接与阵列.与阵列的每一行线形成一个积项,每一个积项最多可由16个变量(含反馈)组成,线间形成“或”的关系,“或”项最多由八个积项组成.每一宏单元对应八个积项.输入信号和反馈信号都可以以不同的逻辑(正逻辑或负逻辑)进入与阵列.输出逻辑宏单元的结构如图1所示,每个输出逻辑宏单元都是由多路开关、上升沿触发的图1 输出逻辑宏单元结构D触发器以及通道控制逻辑组成.通过对SYN、AC0、AC1(n)的编程处理(SYN的逻辑值为AC0),可使输出逻辑宏单元的多路开关化简成图2或图3两种形式,即,带反馈的组合型宏单1995-09-12收到修改稿图2 组合型宏单元 图3 寄存器型宏单元元和带反馈的寄存器型宏单元.以这两种基本形式混合设计的条件是,至少有一个输出逻辑宏单元被定义成带反馈的寄存器型.通过对异或逻辑控制位XOR(n)的编程,可以使输出具有不同的极性(高有效或低有效),从而使设计更加灵活,同时也有利于逻辑表达式的化简和实现.例如:当编程XOR(n)=“1”时,来自与阵列的“积之和”形式被转化成“和之积”形式(德摩根定律).实际中可根据具体情况灵活处理,同时还应注意反馈的极性.对于未涉及的积项往往处理成逻辑“0”,这样可以增加芯片的抗干扰能力.2 微处理器与存贮器握手控制电路设计实例图4所示的微处理器与存贮器握手控制电路对于通讯联络问题具有一定的普遍性.其工图4 微处理器与存贮器握手控制电路图作原理如下:读操作 在地址译码A 1～A 5、存取请求REQ 、读写信号R/W 的共同作用下,时钟脉冲的上升沿使DO (数据输出使能)有效.当数据稳定在总线上时,时钟脉钟的第二个上升沿使DA (数据响应)有效.待读取数据后,REQ 变为低电平,DA 恢复高电平,完成一个读周期.写操作 处理器把数据放在总线上,在写周期的四个时钟脉冲后使W C(写完成)有效,下一个时钟脉冲使W E 信号恢复高电平.REQ 信号结束后,W C恢复至高电平,完成一个写周期.计数器 由COUN T 0和COUN T 1构成四进制计数器,其作用是给写数据提供延时.由A 6、A 7对计数器的输入进行控制,且当A 6=“1”、A 7=“0”时计数器方能正常工作,同时输出A 6.A 7作为写片选.微处理器与存贮器握手控制电路如图4所示.37第1期 苏 恭:采用PLD /GAL16V 8的混合设计方案实现加密和最小化 3 采用(时序、组合)混和设计方案实现硬件加密和最小化图4所示电路的逻辑表达式为DO=A 1·A 2·A 3·A 4·A 5·REQ ·R /W ·CK DA =A 1·A 2·A 3·A 4·A 5·R /W ·DO ·CKW E =A 1·A 2·A 3·A 4·A 5·REQ ·R /W ·W C ·CKW C =COUN T 0·COUN T 1·REQ ·CKCOUN T 0=A 6·W E ·COUN T 0·CK COUN T 1=A 7+COUN T 0·COUN T 1+COUN T 0·COUN T 1W CS =A 6·A 7 实现上述逻辑需要采用(时序、组合)混合设计方案.引脚1和引脚11作为寄存器型宏单元的专用时钟和输出使能端.按芯片的混合设计要求,输出端12～19中至少有一个输出逻辑宏单元必须定义为图3所示的寄存器型,其余可为寄存器/组合型.实现上述逻辑需要9个输入端与7个输出端.注意到图2所示的组合型宏单元的输出三态门是由积项进行控制的,如将该三态门封锁住,则该输出端对外呈高阻状态,此时可以利用其反馈线使该端成为输入端.由此可以推知,采用这种方案的最大可利用输入端数目为15个.实际应用中往往达不到这个数目,原因是控制输出三态门需要来自“与阵列”积项的配合.积项的产生体现在各种编程软件中都至少需要定义一个输入端子.笔者通过直接改写熔丝图文件(JEDEC),借用REQ 来控制WCS 的使能端,利用积项置“0”封锁A 7的三态门,完成上述同样功能只需要一片GAL16V8,而采用门电路和触发器则至少需要5片集成电路才能实现.利用带反馈的(时序、组合)混合设计方案,并通过采用对状态机的控制实现时序的配合以及输出三态门的控制技巧等方法,使硬件加密更加可靠.如在设计过程中根据具体要求再充分考虑时序、组合类型的分配,正负逻辑的合理安排,输入/输出、时钟、使能端子的利用,则可最大限度地提高芯片的利用率,使所设计的硬件最小化.参 考 文 献1 LATTICE .Generic Array TTICE Semiconductor Corp,19882 M M I .PAL prog rammable array logic handbook.Mo nolithic MM I memo ries,19833 应钢等.PLD /GAL 可编程逻辑器件原理和应用.中科院电脑公司,1992The plan designed with PLD /GAL 16V 8to realizethe hardware secret &the minimizationSu G ongAbstract This passage gives the general method desig ned with GAL16V8(regis-tered and combinational)to realize the hardware secret and the minimization by an example of the memory handshack circuit .Key W ords PLD programmable logic device handshack circuit 38 西 安 工 业 学 院 学 报 第16卷。
基于GAL16V8的旋转编码器抗干扰设计
由上述分析得出了 2 1 和 2 的表达式，即正转 和反转的计数表达式。当出现干扰时，即外界使编 码器左右晃动时，容易出现计数误差，但是在晃动 时，正转和反转都会计数，也就是说正转和反转的 计数差值不会改变的，那么编码器的实际旋转角度 是没有变化的，也就实现了抗干扰。
Abstract the r voler id used f r Positioning or measur ng. its axis may sway som tim s e o i e e beca se of distubr andce ， unr gula out ut will be given. t e counting er r will be generated.one u b so e r P h m cir uit design based on GALl 6V8 is Pr Posed t eliminate Possble er r in this t esis. c o o m h
灵 到 个 统 靠 行 关 。 着D 现 系 整 系 可 运 的 键 随 cs、 场
总线技术的应用， 被控对象和被测疽呈往往分布在
各个不同的地方，并且它们与控制站之间也有相当 长的距离，干扰是在所难免的，所以抗干扰设计有 重大意义。
2 器件特点
2.I GAL16VS器件 PAL 器件的出现为数字电路的研制工作和小批 量产品的生产提供了很大的方便。 但是， 由于它采用 的是双极形熔丝工艺， 一旦编程以后不能修改， 因而
定是正转还是反转。
Zl
GAL实验指导g
实验一通用阵列逻辑GAL实现基本门电路的设计一、实验目的1.了解GAL22V10的结构及其应用；2.掌握GAL器件的设计原则和一般格式；3.学会使用VHDL语言进行可编程逻辑器件的逻辑设计；4.掌握通用阵列逻辑GAL的编程、下载、验证功能的全部过程。
二、实验原理1. 通用阵列逻辑GAL22V10通用阵列逻辑GAL是由可编程的与阵列、固定（不可编程）的或阵列和输出逻辑宏单元（OLMC）三部分构成。
GAL芯片必须借助GAL的开发软件和硬件，对其编程写入后，才能使GAL芯片具有预期的逻辑功能。
GAL22V10有10个I/O口、12个输入口、10个寄存器单元，最高频率为超过100MHz。
ispGAL22V10器件就是把流行的GAL22V10与ISP技术结合起来，在功能和结构上与GAL22V10完全相同，并沿用了GAL22V10器件的标准28脚PLCC封装。
ispGAl22V10的传输时延低于7.5ns，系统速度高达100MHz以上，因而非常适用于高速图形处理和高速总线管理。
由于它每个输出单元平均能够容纳12个乘积项，最多的单元可达16个乘积项，因而更为适用大型状态机、状态控制及数据处理、通讯工程、测量仪器等领域。
ispGAL22V10的功能框图及引脚图分别见图1-1和1-2所示。
另外，采用ispGAL22V10来实现诸如地址译码器之类的基本逻辑功能是非常容易的。
为实现在系统编程，每片ispGAL22V10需要有四个在系统编程引脚，它们是串行数据输入(SDI)，方式选择(MODE)、串行输出(SDO)和串行时钟(SCLK)。
这四个ISP控制信号巧妙地利用28脚PLCC封装GAL22V10的四个空脚，从而使得两种器件的引脚相互兼容。
在系统编程电源为+5V，无需外接编程高压。
每片ispGAL22V10可以保证一万次在系统编程。
ispGAL22V10的内部结构图如图1-3所示。
2.编译、下载源文件用VHDL语言编写的源程序，是不能直接对芯片编程下载的，必须经过计算机软件对其进行编译，综合等最终形成PLD器件的熔断丝文件(通常叫做JEDEC文件，简称为JED文件)。
基于FPGA的高速数据采集系统的电路设计
＊ 收稿 日期 ： Ｏ Ｏ ０ ２ ２ １ 一１ — ６
作 者 简 介 ： 建秋 （９ ８ ， ， 东 昌 邑人 ， 坊职 业 学 院汽 车 工 程 系讲 师 。 王 １６ 一） 男 山 潍
一
１ — ６
第 ４期
王 建 秋 ： 于 Ｆ ＧＡ 的 高 速数 据 采 集 系统 的 电路 设 计 基 Ｐ
通过 对两个 Ｓ ＡＭ 的交叉 时序法 的控 制 ， ＤＲ 来达 到对 两个 Ｓ ＲＡＭ“ Ｄ 同时” 行数 据 的存储 ， 而提 高 了原 进 进 有单 个 的 Ｓ ＲＡＭ 数据 存储 速率 ， ＡＤ 经理 论 上 的 分析 其 系统 的 存储 速 率 达 到 单个 的 Ｓ ＤＲ Ａ ＡＭ 数 据存 储
来描 述其 内部 逻辑 电路 ， 于修 改和 升 级 。如 果 在 高速 数 据 采 集 系统 中采 用 Ｆ Ｇ 控 制 器 ， 会 极 大地 便 Ｐ Ａ 将
提 高 系统的稳 定性与 可靠性 。本文设 计 了一 个基 于 Ｆ ＧＡ 的 高速 数据 采 集 系统 ， 其硬 件 电路 部分 进行 Ｐ 对
同 ， 而保 证 了输 入 时 钟 和 Ｆ Ｇ 时 钟 以及 Ｓ Ｒ 从 ＰＡ Ｄ ＡＭ 时 钟 之 间 的零 延 迟 ； Ｐ Ｃ Ｑ ０Ｃ Ｅ ２ ８ ２ ８ ７具 有 ８ ５ ２６个 Ｌ ｓ３ 个 ＲＡＭ ｌｃｓ１５８ ＡＭ ｉ ，８个 内嵌 的乘法 器 ， 个 Ｐ Ｌ 最 大可 使用 １２个 ＩＯ 口， ｅ，６ ｂｏｋ ，６８ ８Ｒ ｂｔ １ ｓ ２ Ｌ ， ８ ／ 多种
Ｃ ｃｏ ｅＩ 件 的密度 范 围从 ４ ０ Ｅ和 １ ９ ０ ｉ Ｒ ｙ ｌｎ 器 Ｉ ６ ８Ｌ １ ８ ８ｂｔ ＡＭ ， ６ ４ ６ Ｅ和 ｌ ５ ０ ０ ｉ ＡＭ 。Ｃ ｃ ｎ 器 到 ８１ Ｌ １ ２ ０ ｂｔ Ｒ ｙ ｌ ｅＩ ｏ Ｉ
基于可编程逻辑器件的数字电路设计
基于可编程逻辑器件的数字电路设计作者：刘彩虹,陈秀萍来源：《现代电子技术》2009年第19期摘要:可编程逻辑器件的出现,使得传统的数字系统设计方法发生了根本的改变,所以有必要介绍一下基于可编程逻辑器件的数字电路设计方法。
以计数器的实现方法作为实例,介绍了采用原理图和硬件描述语言两种方法作为输入,实现计数器的方法,并描述了编译仿真的方法,给出了对应的仿真结果。
采用熟悉的器件为例,使基于可编程逻辑器件的数字电路设计方法更容易理解掌握。
关键词:可编程器件;计数器;数字电路;VHDL中图分类号:TN47文献标识码:A文章编号:1004-373X(2009)19-189-02Design of Digital Circuit Based on Programmable Logic DevicesLIU Caihong,CHEN Xiuping(Northwest Minorities University,Lanzhou,730030,China)Abstract:The traditional design method of digital systems has fundamentally changed because of the emergence of programmable logic devices,it is necessary to introduce the design of digital circuit based on the programmable logic device.The realization methods of counter as examples,described two ways to achieve counter by schematic and hardware description language as input methods.The method of compiled simulation was described,and given the simulation results.The design of digital circuit based on the programmable logic device easier to understand and grasp by the use of familiar device.Keywords:programmable logic devices;counter;digital circuit;VHDL0 引言可编程逻辑器件PLD(Programmable Logic Device)是一种数字电路,它可以由用户来进行编程和进行配置,利用它可以解决不同的逻辑设计问题。
简单的时序可编程逻辑器件(GAL)
6.6.1 GAL的结构 6.6.2 GAL的输出逻辑宏单元 6.6.3 GAL的控制字
1. 时序可编程逻辑器件的主要类型
（1） 通用阵列逻辑（GAL） 在PLA和PAL基础上发展起来的增强型器件.电路设计者可 根据需要编程，对宏单元的内部电路进行不同模式的组合， 从而使输出功能具有一定的灵活性和通用性。
1 来 自2 与 阵 列
8
OLMC
VCC
00
三态控制 选择器
01 TS
10 MUX
11 SEL
SEL
乘积项
选择器
0 PT MUX
1 1
OR(n)
8
输出 选择器 SEL
0O
>C1
Q
MUX
1
1D
D(n)
Q
I/O (n)
XOR(n) 10×
反馈
F 11× MUX 0×1
0×0 SEL
反馈 选择器
异或门输出为或门输出OR(n) 与XOR(n)进行异或来运自相邻算的 I/O。(m)
2. PAL的不足：
（1）由于采用的是双极型熔丝工艺，一旦编程后不能修改； （2）输出结构类型太多，给设计和使用带来不便。
3. GAL的优点：
（1）采用电可擦除的E2CMOS工艺可以多次编程； （2）输出端设置了可编程的输出逻辑宏单元（OLMC）通 过编程可将OLMC设置成不同的工作状态，即一片GAL便可 实现PAL 的5种输出工作模式。器件的通用性强； （3）GAL工作速度快，功耗小
0O
>C1
Q
MUX
1
1D
D(n)
Q
I/O (n)
输出数据选择
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本文首先介绍 GAL芯片的工作原理及性能特 点 ,通过实例 ,说明 GAL芯片设计数字电路 ,具有 电路设计简单、灵活性强、可靠性高。
通 用逻辑阵列 GAL ( Generic Array Logic) 器 件所能提供的强大功能都是由其内部结构决定的 , 要深刻理解 GAL 器件的内部结构是灵活运用 GAL 器件 的 关 键。 以 1 个 20 引 脚 的 集 成 电 路 芯 片 GAL 16V8为例。 该芯片中有 8个输入缓冲器、 8个 输出缓冲器、 8个输出反馈 /输入缓冲器、 8个输出逻 辑宏单元 O LM C、与门阵列以及时钟、输出选通信 号输入缓冲器。 与门阵列由 8× 8个与门构成 ,共形 成 64 个 乘 积 项 , 每 个 与 门 有 32 个 输 入 端 , GAL 16V8 除了 8个引脚 ( 2～ 9)固定作输入外 , 还 可能有其它 8个引脚配置输入模式 ,因此 ,它最多有
收稿日期: 2000 03 02 作者简介: 蒋维玉 , 工程师。主要研究方向: 从事脉冲 与数字电路实验教学。
· 79·
2000年 第 4期 重庆邮电学院学报 CU P T
16个引脚作为输入端 ,而输出端最多为 8个。 它独 特的输出逻辑宏单元 O LM C,如图 1,有 4个多路选 择器 ,分别是乘积项多路选择器 ( PT M UX)、输出多 路 选 择 器 ( OM UX )、 输 出 允 许 多 路 选 择 器 ( T SM UX)、反馈多路选择器 ( FM UX) ,这些多路选 择器是受一组控制信号控制。
CP · · · · · ·
清 零· 端
·
CK
Vcc
D0
Nc
D1
Nc
D2
Q0
D3 G AL16V8 Q1
D4 Ⅰ Q2
Nc
Q3
LD
Q4
CR
OU T
GN D
O E·
CK
Vcc · Vcc= 5V
CR
L0
Q0
L1
Q1
L2
Q2 GA L16V8 L3
DⅡ
L4
· Q3
L5
Q4
L6
Nc
L7
· GN D
OE
图 2 芯片连接图
然后 ,通过对 GAL 器件结构控制字的编程 ,可 以确定控制信号 ,从而控制 OLM C中的 4个多路选 择器 ,使 OLM C的结构成为下述 5种结构之一。
( 1) 简单模式专用输入结构 ; ( 2) 简单模式专用输出结构 ; ( 3) 复合模式组合 I /O结构 ; ( 4) 寄存器模式组合 I / O结构 ; ( 5) 寄存器模式输出结构。 G A L芯 片的 主要 性能 特点 : ( 1) 采用电可擦除工艺 ,使门阵列的每个单元 可以重新编程 ,使整个器件的逻辑功能可重新配置 ; ( 2) 完美的 EECM OS工艺 ,保证了低功耗特性 和高速特性 ,由于有多个输出逻辑宏单元 ,对复杂逻 辑设计具有极大的灵活性 ; ( 3) 它有电子标签 , 便于软件及其它标志的识 别及资料管理 ,还有加密单元可防止复制。 基于上述特点 ,在一个系 统中采用 GAL器件 以代 替常用 的 74系列和 54系 列的 T T L 器 件或 CD4000系列的 CMO S器件 ,具有明显的好处。下面 以 2个实例说明。 · 80·
Digital Circuit Design on GAL Chip
JIANG Wei-y u
( Department of Electronic and I nf ormation Engineering ,Chongqing University of Posts and Telecommunications,Chongqing 400065)
0 引 言
1 通用逻辑阵列的原理及性能特点
随着数字集成电路技术的发展和系统设计方法
的不断改进。 可编程逻辑器件 ( PL D-Prog ramm ble Logi c Device)的出现 ,给数字系统的设计带来了根 本性的变革 ,使数字电路的设计更加简化、修改更加 灵活、实现更加自由方便 , 使设计者无论在构思阶 段 ,还是实施阶段都能快速地达到设计要求 ,充分发 挥设计者的主观能动性和创造性。
按给定真值表 ,借助实验室现有仿真软件 FM 编写出 2块芯片的源程序 ,第 1片芯片为 5位模 28 计数器的源程序 JW. P LD; 第 2片芯片 8路 LO～ L7
蒋维玉: 基于 G AL 芯片的数字电路设计
控制电路 ,它由 5位计数器的输出端 Q4～ Q0 来控 制 8路 L0～ L7 ,故该 G A L芯片的输入端除清 0端 CR外 ,应为计数器的 5位状态 Q4～ Q0 及输入数据 D,输出是 8路 L0～ L7 ,源程序 JY. PLD。
PLD16V 8 JY. PLD
CK CR Q0 Q1 Q2 D Q3 Q4 N C G N D O E L7 L6 L5 L4 L3 L2 L1 L0 V CC L0: = / C R* / Q4* / Q3* / D+ / CR* / Q4* Q3* L1+ /C R* Q4 * / Q3* L1+ / C R* Q4* / Q3* Q2* L1+ /C R* Q 4* Q3* / Q2* / Q1 * / Q0* D+ / CR* Q4* Q3* / Q2* / Q1* Q0* /D+ / C R* Q4* Q3 * / Q2* Q1* / Q0* D+ / C R* Q4* Q3* / Q2* Q 1* Q0* / D L1: = /C R* /Q 4* / Q3* L0+ / CR* / Q4* Q3* L2+ / C R* Q4 * / Q3* L2+ / C R* Q4* / Q3* Q2* L2+ /C R* Q 4* Q3* / Q2* / Q1 * / Q0* D+ / CR* Q4* Q3* / Q2* / Q1* Q0* /D+ / C R* Q4* Q3 * / Q2* Q1* / Q0* D+ / C R* Q4* Q3* / Q2* Q 1* Q0* / D L2: = /C R* /Q 4* / Q3* L1+ / CR* / Q4* Q3* L3+ / C R* Q4 * / Q3* L3+ / C R* Q4* / Q3* Q2* L3+ /C R* Q 4* Q3* / Q2* / Q1 * / Q0* D+ / CR* Q4* Q3* / Q2* / Q1* Q0* /D+ / C R* Q4* Q3 * / Q2* Q1* / Q0* D+ / C R* Q4* Q3* / Q2* Q 1* Q0* / D L3: = / C R* / Q4* / Q3* L2+ / CR* / Q4* Q3* L4+ /C R* Q4 * / Q3* / Q2* / D+ / CR* Q4* Q3* / Q2* D+ / C R* Q4* Q3* / Q2 * / Q1* / Q0* D+ / CR* Q4* Q3* /Q 2* /Q 1* Q0* / D+ / CR* Q4 * Q3* / Q2* Q1* / Q0* D+ / CR* Q4* Q3* /Q 2* Q1* Q0* / D L4: = /C R* /Q 4* / Q3* L3+ / CR* / Q4* Q3* L5+ / C R* Q4
解 1: 由上述给定真值表可知,需要用 2 片
GAL 16V8芯片实现。 第 1片芯片是 5位触发器实 现的模 28计数器 ,其中 CR为高电平清 0端 , LD为 预置控制端 , O UT 为计数器的最高位进位端。 第 2 片芯片的 8路 L0～ L7 按给定花型方案亮灭 ,它由 5 位触发器组成的模 28计数器的状态 Q4～ Q0 控制 下 ,具有并入、左移、右移等 8位寄存器的功能。实现 该电路逻辑功能的连接图如图 2所示。
基于 GAL芯片的数字电路设计
蒋维玉
(重庆邮电学院 电子信息工程系 ,重庆 400065)
摘 要 简要阐述了可编程逻辑器件 ( G AL )的原理及性能特点。 并通过实例说 明: 利用 ( G A L)芯 片 设计数字电路 ,具有电路设计简单、灵活性强、可靠性高。
关 键词 可编程逻辑器件 ( PL D) ;通用逻辑阵列 ( GA L) ; 控制电路 中 图法分类号 T N 79 文献标识码: A
2 PLD器件在数字电路中的设计
例 1: 用 GAL16V 8芯片 ,按表 1给定 真值表设计 1 个 8路控制电路。
表 1 给定真值表
cp
花 型
cp
花 型
0 0 0 0 0 0 0 0 0 15 1 0 0 0 0 0 0 0 1 1 0 0 0 0 0 0 0 16 0 0 0 0 0 0 0 0 2 1 1 0 0 0 0 0 0 17 0 0 0 1 1 0 0 0 3 1 1 1 0 0 0 0 0 18 0 0 1 1 1 1 0 0 4 1 1 1 1 0 0 0 0 19 0 1 1 1 1 1 1 0 5 1 1 1 1 1 0 0 0 20 1 1 1 1 1 1 1 1 6 1 1 1 1 1 1 0 0 21 1 1 1 0 0 1 1 1 7 1 1 1 1 1 1 1 0 22 1 1 0 0 0 0 1 1 8 1 1 1 1 1 1 1 1 23 1 0 0 0 0 0 0 1 9 1 1 1 1 1 1 1 0 24 0 0 0 0 0 0 0 0 10 1 1 11 1 1 1 1 0 0 0 26 0 0 0 0 0 0 0 0 12 1 1 1 1 0 0 0 0 27 1 1 1 1 1 1 1 1 13 1 1 1 0 0 0 0 0 28 0 0 0 0 0 0 0 0 14 1 1 0 0 0 0 0 0