VHDL语言设计入门

2020/9/25
常用的4种语句
二、if 语句 3、例子2—16位寄存器的另一种形式 --Signal reset, clk, wen :std_logic; --Signal d, q :std_logic_vector(15 downto -- 0); If reset = ‘0’ then
q <= x”0000”; Elsif clock’event and clock = ‘1’ then
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算术运算符
常用的算术运算符有：+ Signal a,b :std_logic_vector(15 downto
0); a+b a + ‘1’ A + “01”
2020/9/25
并置运算符 &
并置运算用于位的连接，形成矢量。也可连接 矢量形成更大的矢量。
Signal a,b:std_logic_vector(3 downto 0); Signal c,d: a,b:std_logic_vector(2 downto 0);
VHDL入门需掌握的基本知识
一、信号（signal）的含义和信号的2种最常 用类型：std_logic和td_logic_vector
二、四种常用语句的基本用法 赋值语句、if语句、case语句和process语句
三、实体（entity）、结构体（architecture)和一个实 体和一个结构体组成的设计实体。
变量(varable)在硬件中没有类似的对应 关系，它们主要用于硬件特性的高层次建 模所需的计算中。
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信号在逻辑电路 设计中最常用的数据类型
在VHDL语言中有10种数据类型，但是 在逻辑电路设计中最常用的是std_logic和 std_logic-vector提供的数据类型。 Std_logic类型分为布尔（boolean）型、 位（bit）型、位矢量(bit_vector)型。
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信号的说明
整数不能看作矢量，不能按位运算。 整数不能进行逻辑运算，只能进行算术运 算。 从信号说明看不出一个信号是组合逻辑 还是时序逻辑（例如寄存器），这与ABEL 语言是不同的。
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逻辑运算符
有6种逻辑运算符：NOT、OR、AND、NAND、NOR、 XOR。常用的为前三种。
else 条件n 若干语句
end if； 2020/9/25
then
常用的4种语句
二、if 语句 2、例子1—16位寄存器 --Signal reset, clk, wen :std_logic; --Signal d, q :std_logic_vector(15 downto 0); If reset = ‘0’ then
四、层次结构的设计 掌握元件（component）语句和端口映射（port map）语句。
五、库（library）和程序包（pachage）的基本使用。 有了上述的入门知识，一般的设计没有什么问题。
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信号和变量
信号（signal)是硬件中连线的抽象描 述，信号在元件的端口连接元件。
if wen = ‘1’ then q <= d;
end if; End if； 2020/9/25
常用的4种语句
二、if 语句 4、例子3—16位寄存器的第三种形式 --Signal reset, clk, wen :std_logic; --Signal d, q :std_logic_vector(15 downto -- 0); If reset = ‘0’ then
signal a,b :std_logic;
signal c,d :std_logic_vector(7 downto 0);
a and b
a or b
not a 正确
c and d c xor d not c 正确
a and c 错误
2个进行逻辑运算的信号，类型必须相同。这些逻辑 运算符优先级相同。
2020/9/25
信号在逻辑电路 设计中最常用的数据类型
Std_logic有9种状态，常用的是三种状态： ‘0’ 高电平 ‘1’ 低电平 ‘z’ 高阻
高阻状态是为了双向总线的描述
2020/9/25
信号的说明
一个信号只有说明语句说明后才能使用。用 VHDL语言进行设计就是写一系列语句。一个语 句用分号结束。设计说明形式如下： Signal clock, T1, T2 :std_logic; Signal r0, r1 ,r2, r3 : std_logic_vector(15 downto 0); Signal r0,r1,r2,r3:std_logic_vector(0 upto 15);
q <= x”0000”; Elsif clock’event and clock = ‘1’ then
if wen = ‘1’ then q <= d;
else q <= q；
end if; End if； 说明：--是注释开始的标志，signal语句的存在只是为了说
明这些信号的类型，供阅读方便使用。
2020/9/25
常用的4种语句
VHDL有许多类型的语句，我们这里讲4种 。 一、赋值语句
signal a, b, c: std_logic; signal d, e, q :std_logic_vector; c <= not (a and b); q <= d or q;
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常用的4种语句
二、if 语句 1、if语句的三种形式 • if 条件 then
若干语句 end if； • if 条件 then
若干语句 else
若干语句 end if；
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常用的4种语句
二、if语句
1、if语句的三种形式
• if 条件1 then 若干语句
elsif 条件2 then 若干语句
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a and (‘1’ & c) c&a
2020/9/25
关系运算符
关系运算符有下列几种：
= 等于
/= 不等于
< 小于
> 大于
<= 小于等于
>= 大于等于
等于、不等于运算符适用于所有的数据类型，
其他的运算符适用于整数、位及矢量等。在进行
关系运算时，两边的数据类型必须相同，但位长 度可以不同。
关系运算的结果为“真”或者“假”。