实验2 存储器设计与仿真
存储器实验
一、实验目的[1]理解计算机存储子系统的工作原理。
[2]掌握静态随机存储器RAM的工作特性和读写方法。
二、实验内容本实验旨在通过搭建静态随机存储器电路，使用M6116芯片，并结合74LS245和74LS373等器件，实现对存储器的读写操作。
具体实验内容包括存储器的基本读写操作和扩展实验要求的IO内存统一和独立编址增加4K的IO地址。
三、实验原理芯片介绍：•74LS245：8位双向缓冲传输门，用于连接数据总线和存储器地址输入。
•74LS373：8位透明锁存器，用于存储地址信息。
•M6116：2K*8位静态随机存储器，具有片选、读使能和写使能等控制线。
操作原理：•写操作：通过设定地址和数据，控制M6116的写使能和数据输入，将数据写入指定存储单元。
•读操作：设置地址并启用读使能，从M6116读取存储单元的数据，并通过数据总线输出。
四、实验步骤及结果（附数据和图表等）1. 基本实验步骤1.电路搭建：o根据图3.4搭建实验电路，连接M6116、74LS245、74LS373等器件。
o设置好数据开关（SW7-SW0）、数码管显示和总线连接。
2.预设置：o将74LS373的OE(——)置0，保证数据锁存器处于工作状态。
o设置M6116的CE(——)=0，使其处于选中状态。
o关闭74LS245（U1），确保数据总线不受影响。
3.电源开启：o打开实验电源，确保电路供电正常。
4.存储器写操作：o依次向01H、02H、03H、04H、05H存储单元写入数据。
o以01H为例：▪设置SW7~SW0为00000001，打开74LS245（U1），将地址送入总线。
▪将74LS373的LE置1，将地址存入AR，并观察地址数码管。
▪将LE置0，锁存地址到M6116的地址输入端。
▪设置数据开关为要写入的数据，打开74LS245（U4），将数据送入总线。
▪将M6116的WE(——)由1转为0，完成数据写入操作。
▪关闭74LS245（U4）。
存储器扩展仿真实验报告
一、实验目的1. 理解存储器扩展的基本原理和方法。
2. 掌握位扩展和字扩展的技巧。
3. 利用仿真软件实现存储器扩展，并验证其功能。
二、实验环境1. 仿真软件：Logisim2. 硬件设备：电脑三、实验原理1. 存储器扩展的基本原理存储器扩展是指将多个存储器芯片组合在一起，以实现更大的存储容量或更高的数据位宽。
存储器扩展主要有两种方式：位扩展和字扩展。
（1）位扩展：当存储芯片的数据位小于CPU对数据位的要求时，可以通过位扩展方式解决。
位扩展时，将所有存储芯片的地址线、读写控制线并联后与CPU的地址线和读写控制线连接，各存储芯片的数据总线汇聚成更高位宽的数据总线与CPU的数据总线相连。
（2）字扩展：当存储芯片的存储容量不能满足CPU对存储容量的要求时，可以通过字扩展方式来扩展存储器。
字扩展时，将所有存储芯片的数据总线、读写控制线各自并联后与CPU数据总线、读写控制线相连，各存储芯片的片选信号由CPU高位多余的地址线译码产生。
2. 存储器扩展的方法（1）位扩展：选择合适的存储芯片，将多个存储芯片的数据总线并联，连接到CPU的数据总线上。
（2）字扩展：选择合适的存储芯片，将多个存储芯片的数据总线、读写控制线分别并联，连接到CPU的数据总线和读写控制线上。
同时，使用译码器产生片选信号，连接到各个存储芯片的片选端。
四、实验步骤1. 创建一个新的Logisim项目。
2. 在项目中添加以下模块：（1）存储芯片模块：选择合适的存储芯片，如RAM或ROM。
（2）译码器模块：根据存储芯片的数量和地址线的位数，选择合适的译码器。
（3）数据总线模块：根据位扩展或字扩展的要求，设置数据总线的位数。
（4）地址线模块：根据存储芯片的数量和地址线的位数，设置地址线的位数。
3. 连接各个模块：（1）将存储芯片的数据总线连接到数据总线模块。
（2）将存储芯片的地址线连接到地址线模块。
（3）将译码器的输出连接到各个存储芯片的片选端。
（4）将存储芯片的读写控制线连接到CPU的读写控制线上。
储存器实验
HUNAN UNIVERSITY实验报告题目：储存器实验学生姓名姚小涛学生学号20090820632专业班级通信六班指导老师刘峰完成日期2011年10月26日实验二储存器实验基本知识点1、随机储存器RAM的工作特性及使用方法。
2、RAM数据存储和读取的工作原理。
3、LPM存储类元件定制。
实验设备1、PC机一台2、自制数字系统试验箱3、Quartusll配套软件实验概述计算机的存储器是各种二进制信息的记忆装置。
计算机中的内存是计算机不可缺少的主要功能部件，用来存放计算机正在执行或将要执行的程序和数据信息。
预习报告1.Lpm-ram-io参数设置中的Lmp-numwords、Lpm-width、Lpm-widthad分别代表什么含义？如何设置？答：Lmp-numwords为存储单元的数目。
Lpm-width为数据宽度、Lpm-widthad地址总线宽度。
以上数据可在symbol properties中设置。
2.Lpm-ram-io参数设置中的lpm-file含义是什么？如何编写此类文件？答：Lpm-ram-io参数设置中的lpm-file含义是ram里面的数据。
File---new---memory initialization file（.mif）文件。
3.1024*8bit的RAM应有几根地址线？存储单元为4bit的RAM其存储容量为？答：这个RAM有10根地址线，存储单元为4bit的RAM其存储容量为4Kb（容量计算方法为地址的字*数据的位）4.如何将2片512*4bit的RAM构成容量为512*8bit的存储体？画出简单电路图？答：5.如何将2片512*4bit的RAM构成容量为1024*4bit的存储体？画出简单电路图？？答：6.地址寄存器的数据源一般是哪些器件？答：地址寄存器的数据源一般是存储器和I/O。
7.如何修改电路使其能连续独处存入连续地址单元中存放的数据？答：将程序文件exp_pc_ar.hdl第十八行中pc直接赋值给ar。
存储器系统设计实验
实验报告实验人：赵汝鹏学号： 09381052 日期： 2010.11.08 院（系）：计算机系专业（班级）：网络工程实验题目：存储器系统设计实验一. 实验目的1.了解存储器的组成结构，原理和读写控制方法2.了解主存储器工作过程中各信号的时序关系3.了解挂总线的逻辑器件的特征4.了解和掌握总线传送的逻辑实现方法二. 实验原理1.基本操作：读写操作读操作是从指定的存储单元读取信息的过程；写操作是将信息写入存储器指定的存储单元的过程2.读写操作过程首先要由地址总线给出地址信号，选择要进行读写操作的存储单元，然后，做写操作时，先从数据总线输入要存储在该单元的数据，通过控制总线发出相应的写使能和写控制信号，这时，数据保存在该单元中；做读操作时，只要通过总线发出相应的读控制信号。
该数据就出现在总线上了3. 总线传送计算机的工作过程，实际上也就是信息的传送和处理过程，而信息的传送在计算机里面频度极高，采用总线传送必不可少，它可减少传输线路、节省器件、提高传送能力和可靠性。
总线传送器件中大量使用的是三态门。
三态门（ST门）主要用在应用于多个门输出共享数据总线，为避免多个门输出同时占用数据总线，这些门的使能信号（EN）中只允许有一个为有效电平（如低电平），由于三态门的输出是推拉式的低阻输出，且不需接上拉（负载）电阻，所以开关速度比OC门快，常用三态门作为输出缓冲器。
其中74LS244是专用做挂总线用的三态门器件之一。
原理结构图：4.LPM_RAM_DQ介绍LPM_RAM_DQ是一个参数化RAM，有独立的输入和输出端口此外，需设置的相关参数为：LPM_WIDTH=8,LPM_WIDTHAD=8,LPM_NUMWORDS=256,INCLOCK=”Used”, OUTCLOCK=”Used”,LMP_OUTDATA=”REGISTERED”, LMP_INDATA=”REGISTERED”LPM_ADDRESS_CONTROL=”UN REGISTERED”三. 实验内容设计一个存储容量为256X8位可读写的存储器，规定：·CP-MAR（地址寄存器）为接受地址的控制信号，IN-DATA、OUT-DATA、为三态八缓冲器控制信号，其中IN-DATA控制数据是否输入到总线上，OUT-DATA控制数据是否输出到总线上；·RD为读RAM信号，WR为写RAM信号，WR-E为写使能信号。
计算机组成原理实验报告_存储系统设计实验
实验四存储系统设计实验一、实验目的本实训项目帮助大家理解计算机中重要部件—存储器，要求同学们掌握存储扩展的基本方法，能设计MIPS 寄存器堆、MIPS RAM 存储器。
能够利用所学习的cache 的基本原理设计直接相联、全相联，组相联映射的硬件cache。
二、实验原理、内容与步骤实验原理、实验内容参考：1、汉字字库存储芯片扩展设计实验1)设计原理该实验本质上是8个16K×32b 的ROM 存储系统。
现在需要把其中一个（1 号）16K×32b 的ROM 芯片用4个4K×32b 的芯片来替代，实际上就是存储器的字扩展问题。
a) 需要4 片4个4K×32b 芯片才可以扩展成16K×32b 的芯片。
b) 目标芯片16K个地址，地址线共14 条，备用芯片12 条地址线，高两位（分线器分开）用作片选，可以接到2-4 译码器的输入端。
c) 低12 位地址直接连4K×32b 的ROM 芯片的地址线。
4个芯片的32 位输出直接连到D1，因为同时只有一个芯片工作，因此不会冲突。
芯片内数据如何分配：a) 16K×32b 的ROM 的内部各自存储16K个地址，每个地址里存放4个字节数据。
地址范围都一样：0x0000～0x3FFF。
b) 4个4K×32b 的ROM，地址范围分别是也都一样：0x000～0xFFF，每个共有4K个地址，现在需要把16K×32b 的ROM 中的数据按照顺序每4个为一组分为三组，分别放到4个4K×32b 的ROM 中去。
HZK16_1 .txt 中的1～4096个数据放到0 号4K 的ROM 中，4097～8192 个数据放到 1 号4K 的ROM 中，8193～12288 个数据放到2 号4K 的ROM 中，12289～16384个数据放到3 号4K 的ROM 中。
c) 注意实际给的16K 数据，倒数第二个4K（8193～12288 个数据）中部分是0，最后4K（12289～16384 数据）全都是0。
模拟储存技术实验报告
一、实验目的1. 了解模拟存储技术的概念和原理；2. 掌握模拟存储器的基本结构和功能；3. 通过实验验证模拟存储技术的性能特点；4. 分析模拟存储技术在现代计算机系统中的应用。
二、实验环境1. 实验平台：PC机2. 实验软件：C++ Builder3. 实验工具：Visual Studio三、实验原理模拟存储技术是一种在计算机系统中实现存储器虚拟化的技术。
通过模拟存储器，计算机可以实现对物理存储器的高效管理和利用。
模拟存储技术主要包括以下几种：1. 虚拟存储器：通过将物理内存和硬盘存储空间结合起来，实现大容量内存的模拟；2. 页面置换算法：根据页面访问的频率和顺序，选择合适的页面进行置换，以提高内存利用率；3. 快速缓存：通过将频繁访问的数据存储在快速缓存中，减少对物理内存的访问次数。
四、实验内容1. 模拟存储器的基本结构设计（1）设计模拟存储器的基本结构，包括物理内存、硬盘存储空间、虚拟内存和页面置换算法等模块；（2）实现模拟存储器的初始化、数据读写、页面置换等功能。
2. 页面置换算法的实现（1）实现三种页面置换算法：FIFO、LRU和OPT；（2）对每种算法进行性能分析，包括缺页率和页面命中率等指标。
3. 快速缓存的设计与实现（1）设计快速缓存的结构，包括缓存大小、替换策略等；（2）实现快速缓存的数据读写、替换等功能。
4. 模拟存储技术的应用实例（1）模拟一个简单的计算机系统，包括CPU、内存、硬盘等模块；（2）在计算机系统中应用模拟存储技术，实现虚拟内存和快速缓存等功能；（3）通过实验验证模拟存储技术在计算机系统中的应用效果。
五、实验步骤1. 设计模拟存储器的基本结构，实现初始化、数据读写、页面置换等功能；2. 实现三种页面置换算法：FIFO、LRU和OPT，并分析其性能；3. 设计快速缓存的结构，实现数据读写、替换等功能；4. 模拟一个简单的计算机系统，应用模拟存储技术，实现虚拟内存和快速缓存等功能；5. 对实验结果进行分析，总结模拟存储技术的性能特点和应用效果。
储存器实验报告
一、实验目的1. 了解储存器的基本概念和分类。
2. 掌握储存器的读写原理和操作方法。
3. 学会使用常用储存器芯片，如RAM、ROM等。
4. 熟悉储存器的扩展方法，如字扩展、位扩展等。
二、实验仪器与设备1. 实验台2. 信号发生器3. 数字示波器4. 静态随机存储器（RAM）芯片5. 只读存储器（ROM）芯片6. 译码器7. 74LS系列集成电路芯片8. 连接线三、实验原理1. 储存器的基本概念：储存器是计算机系统中用于存放数据和指令的设备，分为内存储器和外存储器。
内存储器包括RAM和ROM，外存储器包括硬盘、光盘等。
2. 储存器的读写原理：储存器的读写操作主要依靠控制电路来实现。
控制电路根据地址信号选择相应的存储单元，并根据读写信号决定是读取数据还是写入数据。
3. 常用储存器芯片：（1）RAM：随机存取存储器，具有读写速度快、存储容量大、价格低等特点。
RAM 分为静态RAM（SRAM）和动态RAM（DRAM）两种类型。
（2）ROM：只读存储器，只能读取数据，不能写入数据。
ROM分为掩模ROM、可编程ROM（PROM）、可擦写可编程ROM（EPROM）和闪存（Flash）等类型。
四、实验步骤1. 储存器读写原理实验：（1）搭建实验电路，包括RAM芯片、地址译码器、控制电路等。
（2）使用信号发生器产生地址信号、读写信号和控制信号。
（3）观察数字示波器上的波形，分析读写操作过程。
2. 储存器扩展实验：（1）字扩展：使用多个RAM芯片扩展存储容量。
将多个RAM芯片的地址线和控制线连接在一起，数据线分别连接。
（2）位扩展：使用译码器将地址信号转换为片选信号，控制多个RAM芯片的读写操作。
将译码器的输出端连接到RAM芯片的片选端，地址信号连接到译码器的输入端。
3. 基于AT89C51的RAM扩展实验：（1）搭建实验电路，包括AT89C51单片机、RAM芯片、译码器等。
（2）编写程序，设置RAM芯片的地址、读写信号和控制信号。
存储器模块的构建及仿真实验原理
存储器模块的构建及仿真实验原理存储器模块是计算机系统中非常重要的组成部分，它用于存储和检索数据。
存储器模块的构建和仿真实验原理涉及到多个方面，包括硬件设计、逻辑电路、信号处理等内容。
首先，存储器模块的构建涉及到选择合适的存储介质，常见的存储介质包括静态随机存取存储器（SRAM）和动态随机存取存储器（DRAM）。
这些存储介质具有不同的特性和工作原理，需要根据实际需求进行选择。
在构建存储器模块时，需要考虑存储器的容量、速度、功耗等因素，同时还需要考虑如何与计算机系统的其他部件进行接口和通信。
其次，存储器模块的构建还涉及到逻辑电路的设计。
存储器模块通常由大量的存储单元组成，这些存储单元需要按照一定的结构进行组织和管理。
在构建存储器模块时，需要设计合适的地址译码器、数据选择器、写入控制电路等逻辑电路，以实现对存储器的地址译码、数据读写等操作。
此外，存储器模块的构建还需要考虑信号处理的问题。
存储器模块与计算机系统的其他部件之间需要进行数据和控制信号的交互，因此需要设计合适的信号处理电路和协议。
在存储器模块的构建过程中，需要考虑如何实现数据的稳定存储和可靠读写，以及如何处理存储器访问的并发和冲突等问题。
在进行存储器模块的仿真实验时，通常会使用计算机辅助设计（CAD）工具进行建模和仿真。
通过CAD工具，可以对存储器模块进行逻辑仿真、时序仿真、功能仿真等多方面的验证，以确保存储器模块的设计符合预期的要求。
在仿真实验中，需要考虑存储器模块的读写时序、数据稳定性、功耗等方面的性能指标，以及存储器模块与计算机系统其他部件的接口和协议是否符合要求。
综上所述，存储器模块的构建及仿真实验原理涉及到硬件设计、逻辑电路、信号处理等多个方面，需要综合考虑存储介质选择、逻辑电路设计、信号处理和仿真验证等内容。
通过细致的设计和仿真实验，可以确保存储器模块在计算机系统中的稳定性和可靠性。
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预做实验报告2 存储器设计与仿真一、实验目的理解并掌握寄存器堆的基本电路结构及其设计方法，学会使用Verilog HDL 对电路进行行为建模、结构建模以及仿真测试。
二、实验内容利用Verilog HDL 设计一个寄存器堆模型，并进行仿真测试。
要求该寄存器堆具有32个32位的寄存器，并具有2个读端口和1个写端口。
要求采用层次化的建模方法，即先搭建低层模块，然后再逐级搭建高层模块。
三、实验环境PC 机1台、Modelsim 仿真软件1套。
四、实验步骤 1、电路结构设计 寄存器堆外框图：寄存器堆内部结构图：N1<4:0>N2<4:0> WE CLK2、建立Verilog模型module registerfile(Q1,Q2,DI,clk,reset,writeen,AD,A1,A2);output[31:0] Q1,Q2;input[31:0] DI;input clk,reset,writeen;input[4:0] AD,A1,A2;wire[31:0] decoderout;wire[31:0] regen;wire[31:0]q0,q1,q2,q3,q4,q5,q6,q7,q8,q9,q10,q11,q12,q13,q14,q15,q16,q17,q18,q19,q20,q21,q22,q23,q24,q25,q26,q27,q28,q29,q30,q31; decoder dec0(decoderout,AD);assign regen[0]=decoderout[0] & writeen;assign regen[1]=decoderout[1] & writeen;assign regen[2]=decoderout[2] & writeen;assign regen[3]=decoderout[3] & writeen;assign regen[4]=decoderout[4] & writeen;assign regen[5]=decoderout[5] & writeen;assign regen[6]=decoderout[6] & writeen;assign regen[7]=decoderout[7] & writeen;assign regen[8]=decoderout[8] & writeen;assign regen[9]=decoderout[9] & writeen;assign regen[10]=decoderout[10] & writeen;assign regen[11]=decoderout[11] & writeen;assign regen[12]=decoderout[12] & writeen;assign regen[13]=decoderout[13] & writeen;assign regen[14]=decoderout[14] & writeen;assign regen[15]=decoderout[15] & writeen;assign regen[16]=decoderout[16] & writeen;assign regen[17]=decoderout[17] & writeen;assign regen[18]=decoderout[18] & writeen; assign regen[19]=decoderout[19] & writeen; assign regen[20]=decoderout[20] & writeen; assign regen[21]=decoderout[21] & writeen; assign regen[22]=decoderout[22] & writeen; assign regen[23]=decoderout[23] & writeen; assign regen[24]=decoderout[24] & writeen; assign regen[25]=decoderout[25] & writeen; assign regen[26]=decoderout[26] & writeen; assign regen[27]=decoderout[27] & writeen; assign regen[28]=decoderout[28] & writeen; assign regen[29]=decoderout[29] & writeen; assign regen[30]=decoderout[30] & writeen; assign regen[31]=decoderout[31] & writeen;register reg0(q0,DI,clk,reset,regen[0]); register reg1(q1,DI,clk,reset,regen[1]); register reg2(q2,DI,clk,reset,regen[2]); register reg3(q3,DI,clk,reset,regen[3]); register reg4(q4,DI,clk,reset,regen[4]); register reg5(q5,DI,clk,reset,regen[5]); register reg6(q6,DI,clk,reset,regen[6]);register reg7(q7,DI,clk,reset,regen[7]); register reg8(q8,DI,clk,reset,regen[8]); register reg9(q9,DI,clk,reset,regen[9]); register reg10(q10,DI,clk,reset,regen[10]); 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