第五章 MOS电路版图设计
MOS管及简单CMOS逻辑门电路原理图
MOS管及简单CMOS逻辑门电路原理图现代单片机主要是采用C MOS工艺制成的。
1、MOS管 MOS管又分为两种类型：N型和P型。
如下图所示：以N型管为例，2端为控制端，称为“栅极”；3端通常接地，称为“源极”；源极电压记作Vss，1端接正电压，称为“漏极”，漏极电压记作VDD。
要使1端与3端导通，栅极2上要加高电平。
对P型管，栅极、源极、漏极分别为5端、4端、6端。
要使4端与6端导通，栅极5要加低电平。
在CMOS工艺制成的逻辑器件或单片机中，N型管与P型管往往是成对出现的。
同时出现的这两个CMO S2、CMOS逻辑电平高速CMOS电路的电源电压VDD通常为+5V；Vss接地，是0V。
高电平视为逻辑“1”，电平值的范围为：VDD的65%～VDD（或者VDD-1.5V～VDD）低电平视作逻辑“0”，要求不超过V DD的35%或0～1.5V。
+1.5V～+3.5V应看作不确定电平。
在硬件设计中要避免出现不确定电平。
近年来，随着亚微米技术的发展，单片机的电源呈下降趋势。
低电源电压有助于降低功耗。
VDD为3.3V的CMO S器件已大量使用。
在便携式应用中，VDD为2.7V，甚至1.8V的单片机也已经出现。
将来电源电压还会继续下降，降到0.9V，但低于VDD的35%的电平视为逻辑“0”，高于VDD的65%的电平视为逻辑“1”的规律仍然是适用的。
3、非门非门（反向器）是最简单的门电路，由一对CMO S管组成。
其工作原理如下：A端为高电平时，P型管截止，N型管导通，输出端C的电平与Vss保持一致，输出低电平；A端为低电平时，P型管导通，N型管截止，输出端C的电平与VDD一致，输出高电平。
4、与非门与非门工作原理：①、A、B输入均为低电平时，1、2管导通，3、4管截止，C端电压与V DD 一致，输出高电平。
《微电子与集成电路设计导论》第五章 集成电路基础
图5.2.10 与非门电路
图5.2.11-5.2.14 电路图
图5.2.15 与非门输出响应
当A、B取不同组合的 逻辑电平时，与非门 电路的输出响应如图 5.2.15所示。
2. 或非门电路
A=0,B=0
A=0,B=1
A=1,B=0
A=1,B=1
图5.2.16 或非门电路
图5.2.17-5.2.20 A=0，B=0时的电路图
性能指标：除增益和速度外，功耗、电源电压、线性度、噪声和最大 电压摆幅等也是放大器的重要指标。此外，放大器的输入输出阻抗将 决定其应如何与前级和后级电路进行相互配合。在实际中，这些参数 几乎都会相互牵制，一般称为“八边形法则”，茹右下图所示。
➢ 增益：输出量Xout与输入量Xin的比值
➢ 带宽：指放大器的小信号带宽。
特性参数相同，当电压翻转上升时，漏极电流
ID
Kn
W L
Vin
VTN
2
0
I
Imax
即一周期的平均电流
Imean
1 6
Kn
W L
1 VDD
VDD VTN
3
Tclk
综上，短路功耗最终为
Psc VDDImean
CMOS逻辑门电路
1.与非门电路
A=0,B=0
A=0,B=1
A=1,B=0
A=1,B=1
许的临界电平和理想逻辑电平之间的范围为 CMOS电路的直流噪声容限，定义为
VNH VOH VIH
VNL VIL VOL
图5.2.6 极限输出电平定义的噪声容限
（2）极限输出电平定义的噪声容限 根据实际工作确定所允许的最低的输出
高电平VOHmin，它所对应的输入电平定义为 关门电平VOFF；给定允许的最高的输出低电 平VOLmax，它所对应的输入电平定义为开门 电平VON。开门电平和关门电平与CMOS电 路的理想输入逻辑电平之间的范围就是 CMOS电路的噪声容限。如左图所示是反相 器的噪声容限 输入高电平噪声容限：
集成电路版图设计基础第五章：匹配
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basics of ic layout design
19
匹配方法 之三：虚设器件 dummy device
• 当这些电阻被刻蚀的时候,位于中间的器件所处的环境肯定与两边 的不同,位于两边的器件所受的腐蚀会比中间的器件多一些,这一 点点的区别也许会对匹配产生非常不可预知的结果。 • 为了使上述电阻在加工上面也保持一致,最简单的办法就是在两边 分别放臵一个 “虚拟电阻”(“dummy resistor ”),而实际上它 们在电路连线上没有与其它任何器件连接,它们只是提供了一些所 谓的“靠垫”, 以避免在两端过度刻蚀。这就是虚拟器件, 保证所 有器件刻蚀一致。 dummy etch
real resistors
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匹配方法 之三：虚设器件 dummy device
• Ending elements have different boundary conditions than the inner elements => use dummy
• 之十三：掩模设计者不会心灵感应。
mask designer are not phychic.
• 之十四：注意临近的器件。
watch the neighbors.
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简单匹配 - matching single transistor
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匹配方法 之二：交叉法 interdigitating device
第五章MOS管数字集成电路基本逻辑单元设计
[4]（美）Wayne Wolf. Modern VLSI Design System on Silicon. 北京：科学出版社，2019.
[5] 朱正涌. 半导体集成电路. 北京：清华大学出版社，2019. [6] 王志功，沈永朝.《集成电路设计基础》电子工业出版
现，如图5.4.5所示，这同样是一个4选1数据选择器。
图5.4.5 CMOS传输门实现的4选1数据选择器
5.5 锁存器和触发器 5.5.1 锁存器 1.RS锁存器 （1）基于二输入与非门的RS锁存器
图5.3.4 多米诺逻辑电路结构
图5.3.5 多米诺CMOS电路级联
5.4 MOS管传输逻辑电路 5.4.1 MOS管传输门 1.工作原理
（a）NMOS管传输门
（b）PMOS管传输门
图5.4.1 晶体管传输门
对于NMOS管，当输入信号为高电平时，NMOS 管导通，而当输入信号为低电平，NMOS管关断，如 图5.4.1（a）所示。对于PMOS管，当输入信号为低 电平时，PMOS管导通，而当输入信号为高电平时， PMOS管关断，如图5.4.1（b）所示。当开关打开时， 就可以进行信号传输，所以MOS管也称为传输门。 2、应用
章次
第一章 第二章 第三章 第四章 第五章 第六章 第七章 第八章
教学进度表
题目
绪言 MOS晶体管 MOS管反相器 半导体集成电路基本加工工艺与设计规则 MOS管数字集成电路基本逻辑单元设计 MOS管数字集成电路子系统设计 MOS管模拟集成电路设计基础 集成电路的测试与可测性设计 总计
教学时 数
2学时 4学时 6学时 6学时
___
MOS集成电路的版图设计
热电子的F-N隧道电流穿过氧化膜进入浮栅的方法来改变阈
值电压，从而实现存储器的编程和擦除。MOS PROM从器
件结构上分两类：一类是浮栅型，包括浮栅雪崩注入MOS
• ESD（electrostatic Discharge）静电放电损伤
不可恢复的
输入栅保护电路
特点
• 在正常输入电压时，无电流通过 • 当电压升高但远低于栅击穿电压时就会有电流通过 • 对异常电压进行钳位 • 对浪涌电压迅速响应 • 提供从管子放电的路径
最常用的设计是采用电阻-二级管电路
以为λ 单位的设计规则 微米设计规则
版图举例
输入保护电路
倒相器、门电路
总结版图的设计技巧
作业
名词解释
硅栅MOS工艺 SOICMOS
以反向器为例，简要说明P阱CMOS工艺流 程，画出P阱CMOS的剖面图，说明CMOS 电路的主要优点。 由CMOS电路的版图画出其电路图，说明 逻辑关系。（课堂完成）
第五章内容
• MOS集成电路的寄生效应 • CMOS电路中的锁定效应 • MOS集成电路的工艺设计 • MOS集成电路的版图设计规则 • MOS集成电路的版图设计举例
补充
输入缓冲器
作为电平转换的接口电路动大电容（几十、上百pF）
MOS集成电路的版图设计举例
500~800μm2
• 隔离环起到了抑制锁定效应的作用
高速CMOS电路的 输入栅保护电路
图5-35
• 多晶硅电阻、磷扩散电阻 • Dn1和Dn2寄生二极管 • 电路图 • 版图 • 剖面图
MOS集成电路的版图设计举例
输入栅保护电路版图举例 倒相器图形举例 门电路图形举例 版图设计技巧
毕业设计(论文)-cmos运算放大电路的版图设计[管理资料]
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目录摘要 (3)第一章引言 (3)§ (3)§ CMOS 电路的发展和特点 (5)第二章CMOS运算放大器电路图 (8)§Pspice软件介绍 (8)Pspice运行环境 (12)Pspice功能简介 (12)§CMOS运算放大器电路图的制作 (14)§小结 (20)第三章版图设计 (20)§L-EDIT软件介绍 (20)§设计规则 (21)§集成电路版图设计 (24)PMOS版图设计 (24)NMOS版图设计 (27)CMOS运算放大器版图设计 (27)优化设计 (32)第四章仿真 (40)§DRC仿真 (41)§LVS 对照 (42)第五章总结 (48)附录 (50)参考文献 (52)致谢 (53)摘要介绍了CMOS运算放大电路的版图设计。
并对PMOS、NMOS、CMOS运算放大器版图、设计规则做了详细的分析。
通过设计规则检查（DRC）和版图与原理图对照（LVS）表明，此方案已基本达到了集成电路工艺的要求。
关键词：CMOS 放大器 NMOS PMOS 设计规则检查版图与原理图的对照AbstractThe layout desigen of CMOS operation amplifer is presented in this the layouts and design rules of PMOS,NMOS, and CMOS operation amplifer. The results of design rule check(DRC)and layout verification schmatic(LVS) shown that the project have already met to the needs of IC fabricated processing. Keywords: CMOS Amplifer NMOS PMOS DRC LVS第一章引言1．1 集成电路版图设计的发展现状和趋势集成电路的出现与飞速发展彻底改变了人类文明和人们日常生活的面目。
MOS管及简单CMOS逻辑门电路原理图
MOS管及简单CMOS逻辑门电路原理图现代单片机主要是采用CMOS工艺制成的。
1、MOS管 MOS管又分为两种类型：N型和P型。
如下图所示：以N型管为例，2端为控制端，称为“栅极”；3端通常接地，称为“源极”；源极电压记作Vss，1端接正电压，称为“漏极”，漏极电压记作VDD。
要使1端与3端导通，栅极2上要加高电平。
对P型管，栅极、源极、漏极分别为5端、4端、6端。
要使4端与6端导通，栅极5要加低电平。
在CMOS工艺制成的逻辑器件或单片机中，N型管与P型管往往是成对出现的。
同时出现的这两个CMOS管，任何时候，只要一只导通，另一只则不导通（即“截止”或“关断”），所以称为“互补型CMOS管”。
2、CMOS逻辑电平高速CMOS电路的电源电压VDD通常为+5V；Vss接地，是0V。
高电平视为逻辑“1”，电平值的范围为：VDD的65%～VDD（或者VDD-1.5V～VDD）低电平视作逻辑“0”，要求不超过VDD的35%或0～1.5V。
+1.5V～+3.5V应看作不确定电平。
在硬件设计中要避免出现不确定电平。
近年来，随着亚微米技术的发展，单片机的电源呈下降趋势。
低电源电压有助于降低功耗。
VDD为3.3V的CMOS器件已大量使用。
在便携式应用中，VDD为2.7V，甚至1.8V的单片机也已经出现。
将来电源电压还会继续下降，降到0.9V，但低于VDD的35%的电平视为逻辑“0”，高于VDD的65%的电平视为逻辑“1”的规律仍然是适用的。
3、非门非门（反向器）是最简单的门电路，由一对CMOS管组成。
其工作原理如下：A端为高电平时，P型管截止，N型管导通，输出端C的电平与Vss保持一致，输出低电平；A端为低电平时，P型管导通，N型管截止，输出端C的电平与V DD一致，输出高电平。
4、与非门与非门工作原理：①、A、B输入均为低电平时，1、2管导通，3、4管截止，C端电压与V DD 一致，输出高电平。
②、A输入高电平，B输入低电平时，1、3管导通，2、4管截止，C端电位与1管的漏极保持一致，输出高电平。
第五章 MOS集成电路的版图设计-1
四川大学物理科学与技术学院
NLDD (198)
P31
P+
P well
P+
N well
P+
P substrate
NMOS S/D Extension (SDE)
专用集成电路设计实验室
四川大学物理科学与技术学院
PLDD (197)
BF2
P+
P well
P+
N well
P+
P substrate
PMOS S/D Extension (SDE)
硅圆片及其芯片部位
Classification of Silicon Technology
IC设计主要流程
复杂的 物理 化学 过程
系统总体方案
电路设计 工艺设计
版图设计
生成PG带制作掩模版 工艺流片 测试、划片封装
硅平面工艺是制造MOS IC 的基础。利用不同的 掩膜版，可以获得不同功能的集成电路。因此， MOS IC版图的设计就成为开发新品种和制造合格 集成电路的关键。 目前的版图设计方法有三种：
专用集成电路设计实验室
四川大学物理科学与技术学院
Vtp Implant (197)
BF2
P+
P well
P+
N well
P+
P substrate
Channel profiling. Typically involves more than one implantation steps for adjusting PMOS device threshold (shallow) and increase anti-punch-through robustness (deep).
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5.1.1 MOS管宽长比(W/L)的确定 VDD 1. NMOS逻辑门电路 (1)NMOS逻辑门电路是有比电路， ML 根据VOL的要求，确定最小R 。 Vi Vo 2 MI (VDD VTL ) VOL E/E饱和负载 2R(VOHVTI) VTD 2 VDD VOL 2 (V V ) E/D OH TE R MD (2) 根据负载CL情况和速度要求(tr Vo 和tf) 确定负载管和等效输入管的 ME Vi 最小W/L 。 4
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5.2.3 优化设计 4. 复用单元的设计
将常用结构的 组合图形（包括电 路单元）按设计规 则要求设计为可复 用的单元，供设计 过程中调用， 减少设计错 误，并便于 修改。
Active Contact
Poly Via1 Contact
PAD
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MOS管的源漏区具 有可互换性。
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§5-2 版图的布局布线
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思考题
1. 布局布线的策略是什么？ 2. 复用单元设计有什么好处？
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5.2.1 布局 1.布局的基本原则 芯片的布局设计是要解决电路图或逻辑 图中的每个元件、功能单元在版图中的位置 摆布、压焊点分布、电源线和地线以及主要 信号线的走向等。 首先确定电路中主要单元（元件）的位 置，再以主要单元为中心安置次主要单元和 次要单元。 相关单元（包括压点）要尽量靠近，以 主要单元为主调整单元（器件）的形状和位 置，方便布线，缩短布线。
Vi VDD n+ p+ RW p+ Vo n+ RS GND 25 n+ GND p+ VO IRs Rs Rw NIRw VDD
VO
P-
N-阱 P-Sub
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5.3.2 抗闩锁设计的基本原则 （1）减小RS和RW ：均匀且充分设计阱和衬 底的电源和地的欧姆接触，并用金属线连接， 必要时采用环结构。 （2）减小β npn和β pnp ：加大MOS管源漏区 距阱边界的距离，必要时采用伪收集极结构。
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第五章 MOS电路版图设计
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§5-1 MOS管图形尺寸的设计
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思考题
1. MOS管沟道的宽长比(W/L)如何确定？
2. MOS管沟道的宽度(W)和长度(L)如何 确定？ 3. MOS管源漏区尺寸如何确定？
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5.1.2 MOS管沟道长度(L)的确定 (1)要考虑MOS管的耐压能力， 一般MOS管的击穿电压由源 漏穿通电压决定： W L
BVDSP=qNBL /2osi
(2)要考虑工艺水平。 (3)要考虑沟道长度调制效应对特性的影响。
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5.4.3电阻-二极管保护电路 2. 版图示例
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pad
5.4.4 MOS晶体管保护电路 1. 基本原理 利用保护管NMOS和 VDD PMOS的饱和导通或沟道穿 通效应以及漏极寄生二极管 MP 完成静电泄放。 R 保护管W/L要足够大以 便获得小的导通电阻，并采 MN 用抗闩锁的保护环结构。 R为N+电阻，起延迟、缓冲 VSS 作用。
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5.2.1 布局 2.布局示例1 电子表芯片
液晶显示译码电路
定时电路
比较电路
走时电路
分频电路 振荡器
报 时 驱 动
调节控制电路
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5.2.1 布局 2.布局示例2 存储器模块
读写 控制
输入输出
地址 译码
SRAM存储矩阵
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5.1.1 MOS管宽长比(W/L)的确定 1. NMOS逻辑门电路（续） VDD
(3) 根据静态功耗的要求 来确定负载管最大的W/L 。 (4) 根据上述结果最终 确定负载管和等效输 入管的W/L 。
(5) 根据输入结构和 等效输入管的W/L确 A 定每个输入管的W/L 。
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5.2.2 布线 1. 布线基本原则 最常用的布线层有金属、多晶硅和扩 散区，其寄生电阻和寄生电容有所不同。 电源线、地线选择金属层布线，线宽要 考虑电流容量（一般1mA/m)。 长信号线一般选择金属层布线，应尽量 避免长距离平行走线。 多晶硅布线和扩散区布线不能交叉而 且要短。必须用多晶硅走长线时，应同时 用金属线在一定长度内进行短接。
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5.4.2 MOS电路抗静电设计思想 抗静电设计就是在电路的端口增设保 护电路，使得静电电荷形成的高压在到达 正常电路之前，通过保护电路将静电电荷 泄放掉，而保护电路自身也不被损坏。 （1）保护电路不能影响正常电路的功能； （2）保护电路放电电阻尽可能小； （3）放电回路能承受高的瞬态功耗； （4）保护电路应有抗闩锁能力； （5）保护电路占用尽可能小的芯片面积。
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5.4.5双极晶体管保护电路 2.版图示例
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5.1.3 MOS管沟道宽度(W)的确定
(1)根据已确定的W/L 和L的值来确定W的值。
(2)对于窄沟（长沟）器件，应根据工艺水平 先考虑确定沟道宽度W，然后再根据已确定 W/L的值来确定L的值。 L W
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5.1.4 MOS管源漏区尺寸的确定
一般是根据MOS管的沟道宽度W和相 关的设计规则来确定源漏区最小尺寸。源 漏区尺寸越小，寄生电容以及漏电就越小。 对于W/L较大的器件一般采用叉指状 图形。
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5.3.3 内部电路的抗闩锁设计 版图示例1
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5.3.3 内部电路的抗闩锁设计 版图示例2
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5.3.3 内部电路的抗闩锁设计 版图示例3
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5.3.4 芯片外围电路的抗闩锁设计 外围电路主要是指输入/输出单元电路， 一方面易受高压影响，另一方面工作电流 很大。因此，极易发生闩锁效应，通常都 采用双环保护结构，而且保护环上要充分 开孔，用金属线直接连到电源或地上。
B
VDD
ML Vi MI VDD F MD
C
Vo
Vi
ME
Vo
5
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5.1.1 MOS管宽长比(W/L)的确定 2. CMOS逻辑门电路 (1) 根据抗干扰能力(噪声容限、 Vi 输入转折电压V*)确定0范围。
VDD MP Vo MN
V* =
VDD+ VTP +VTN o 1 + o
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5.4.3电阻-二极管保护电路 1. 基本原理（续） R2为N+电阻，起延迟、 VDD 缓冲作用，防止外来高 Dp1 电压直接作用于MOS管 MP pad R1 R2 的栅极。阻值一般在几 十左右。 MN Dn1 Dn2是R2形成的寄生二极 Dn2 管，起到进一步的保护 VSS 作用。 39
VDD A B
VDD MP Vo MN
F
7
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5.1.1 MOS管宽长比(W/L)的确定 3. 传输门电路
(1)MOS的W/L直接影响传输门的导通电阻，
因而影响传输速度。因此，根据传输速
度的要求（考虑负载情况和前级驱动情
况）来确定MOS管的W/L.
(2) 对于CMOS传输门，一般应当考虑NMOS 管和PMOS管特性的对称性。
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5.3.4 芯片外围电路的抗闩锁设计 双环结构示意图
地 P
电 源 N P P N阱
电 源 N
地 P
电 源 地 N P N N P衬底
地 P
电 源 N
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5.3.4 芯片外围电路的抗闩锁设计
输出驱动单元局部版图示例
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5.2.3 优化设计 2. 器件排序优化 通过排序优化可以提高速度，减小漏电。
OUT OUT D A B C
A
D
B
C
OUT
OUT
GND
GND
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5.2.3 优化设计 3. 宽沟器件的优化设计
(1)宽沟器件可以由 多个器件合成，方便 布局布线，减小栅极 电阻。 (2)宽沟器件源漏区 开孔要充分，提高沟 道特性的一致性（尤 其是模拟电路）。