MOS芯片的ESD保护电路设计
芯片IO缓冲及ESD设计
芯片I/O缓冲及ESD电路设计摘要：文章详细介绍了基于C MOS的芯片I/O缓冲电路分类，功能，电路及版图设计的一些考虑以及芯片引脚的静电保护问题。
广告插播信息维库最新热卖芯片：ST10043QC IRFR024N SMBJ5.0CA XC17S10PD8C ICL7612BCPA TC35302P2 4LC128T-I/SN TC551001BFL-85L PQ30RV21UPD485505G-35关键词：I/O；缓冲电路；静电保护；CMOS针对引脚的输入输出缓冲（I/O buffer）电路设计，也可以称为输入输出接口（I/O interface）电路设计，是一颗完整芯片设计中不可或缺的组成部分，但是详细论述其设计规则的文章或者著作在国内却比较鲜见，这对初学者或者没有这方面经验的工程师无疑会造成困惑。
本文以CMOS工艺为例，较全面的论述I/O缓冲电路设计中各种考虑，可以作为芯片引脚输入输出电路设计的一个参考。
根据I/O缓冲电路应用目标的不同，可将其分为输入、输出等几类，详见表1。
表1 I/O缓冲电路的分类输出缓冲（是个大驱动器，他将信号输出芯片）输出缓冲电路的功能要求能够驱动大的片外负载，通常为2～50pF，并且提供适当的上升/下降时间。
一组连续的大尺寸的缓冲器（buffer）对驱动能力的提高是有益的。
大尺寸的管子容易受闩锁效应(latch-up)的影响，在版图设计时建议采用保护环(Guardrings)保护以避免闩锁效应，如图1-1所示。
在图中，用P+作为内保护环，而N+作为外保护环(In n-well)。
图1-1缓冲器一种常见的输出电路如图1-2所示，En是输出电路的使能信号，Dout是输出数据，MOS管组合的功能如图中所示。
当En为低而Dout有效时，A、B均为高电平，输出Y为低，且由外向里看为高阻抗状态，如果Dout未定，则Y为高阻。
需要注意的是，最后输出级的管子尺寸要大到能够提供足够的电流源或电流沉并且减少延迟时间。
CMOS片上电源总线ESD保护结构设计_王怡飞
CMOS 片上电源总线ESD 保护结构设计王怡飞,胡新伟,郭立(中国科学技术大学电子科学与技术系,合肥230027)摘要:随着集成电路制造技术的高速发展,特征尺寸越来越小,静电放电对器件可靠性的危害也日益增大,E SD 保护电路设计已经成为IC 设计中的一个重要部分。
讨论了三种常见的CMOS 集成电路电源总线E SD 保护结构,分析了其电路结构、工作原理和存在的问题,进而提出了一种改进的ESD 保护电源总线拓扑结构。
运用HSPICE 仿真验证了该结构的正确性,并在一款自主芯片中实际使用,ESD 测试通过±3000V 。
关键词:静电放电;电源总线;保护电路中图分类号:TN402;TN403 文献标识码:A 文章编号:1003-353X (2008)06-0524-03Power Bus ESD Protection Structure Design in CMOS ICWang Yifei ,Hu Xinwei ,Guo Li(Dept .o f Electronic Science and Technolo gy ,USTC ,Hefei 23007,China )A bstract :With the development of VLSI process ,the character dimension is getting smaller and smaller while the damage of electrostatic discharge is markedly incr easing in the MOS device reliability ,ESD pr otection circuit becomes an important part of IC design .Three common power bus ESD protection structures in C MOS IC were discussed ,the circuit structure and working theories wer e analyzed ,an improved power bus ESD protection structure was put for ward .The simulation result with HSPI CE proves its correction and the structure is used in an independence chip ,which has passed ±3000V E SD tests .Key words :E SD ;power bus ;protection circuit EEAC C :2570D ;0170N图1 IC 失效原因统计Fig .1 Distribution of failure modes in ICs0 引言随着IC 特征尺寸的日益缩小和集成规模的飞速提高,静电放电(E SD ,electrostatic discharge )保护电路的设计已经成为集成电路可靠性设计中的一个重要环节。
esd保护电路
CMOS电路中ESD保护结构的设计上海交通大学微电子工程系王大睿1 引言静电放电(ESD，Electrostatic Discharge)给电子器件环境会带来破坏性的后果。
它是造成集成电路失效的主要原因之一。
随着集成电路工艺不断发展，互补金属氧化物半导体(CMOS，ComplementaryMetal-Oxide Semiconductor)的特征尺寸不断缩小，金属氧化物半导体(MOS，Metal-Oxide Semiconductor)的栅氧厚度越来越薄，MOS管能承受的电流和电压也越来越小，因此要进一步优化电路的抗ESD性能，需要从全芯片ESD保护结构的设计来进行考虑。
2 ESD的测试方法ESD模型常见的有三种，人体模型(HBM，Hu-man Body Model)、充电器件模型(CDM，Charge DeviceModel)和机器模型(MM，Machine Mode)，其中以人体模型最为通行。
一般的商用芯片，要求能够通过2kV静电电压的HBM检测。
对于HBM放电，其电流可在几百纳秒内达到几安培，足以损坏芯片内部的电路。
，所以对I／O引脚会进行以下六种测试：1) PS模式：VSS接地，引脚施加正的ESD电压，对VSS放电，其余引脚悬空；2) NS模式：VSS接地，引脚施加负的ESD电压，对VSS放电，其余引脚悬空；3) PD模式：VDD接地，引脚施加正的ESD电压，对VDD放电，其余引脚悬空；4) ND模式：VDD接地，引脚施加负的ESD电压，对VDD放电，其余引脚悬空；5) 引脚对引脚正向模式：引脚施加正的ESD电压，其余所有I／O引脚一起接地，VDD和VSS引脚悬空；6) 引脚对引脚反向模式：引脚施加负的：ESD电压，其余所有I／O引脚一起接地，VDD和VSS引脚悬空。
VDD引脚只需进行(1)(2)项测试3 ESD保护原理ESD保护电路的设计目的就是要避免上作电路成为ESD的放电通路而遭到损害，保证在任意两芯片引脚之间发生的ESD，都有适合的低阻旁路将ESD电流引入电源线。
一种ESD保护电路的版图设计
课程名称：集成电路版图设计穿、抗闩锁、寄生小、面积小、工艺兼容等特点[6,7]，且在深亚微米互补性氧化金属半导体CMOS工艺中，ESD保护电路由于要承受大电流或大电压的保护，通常把管子做得比较大，以实现I/O输入输出ESD保护、电源钳位ESD 保护和轨到轨ESD保护。
因此ESD保护电路的设计需要结合实际情况与应用需求，再综合考虑以上各个因素，才能设计出具有较好鲁棒性指标的保护电路。
除了要有较好鲁棒性的ESD保护电路外，我们还需注意一些外接引脚所引起的静电效应，做到电路（软件）和硬件的完美结合。
在集成电路的引脚中，除了少数一些自己能抵抗ESD 的引脚外，我们都需要将他们接到衬底或扩散层上去，比如说NPN 管的集电极，这些面积较大的结能在静电荷聚积到足以破坏器件之前吸收掉它们。
而在提供电源或大功率的引脚上，我们可以多接一些扩散层。
又由于那些直接连接到MOS 管栅极的的引脚很容易形成ESD 的介电体，因此必须有一些特别的保护结构设计在这些引脚上，比如我们可以用一些大的电阻（500Ω~5KΩ）或者是使电流不经过没有任何连接的发射极而直接接到外部的衬底上[8]。
3.2传统的静电保护电路和版图设计传统的方法是利用了TVS二极管的特性来保护电路免受ESD的冲击。
TVS全称是瞬态抑制二极管（Transient V oltage Suppressor），是一种二极管形式的高效能保护器件。
当TVS二极管的两极受到反向瞬态高能量冲击时，它能以10的负12次方秒量级的速度，将其两极间的高阻抗变为低阻抗，吸收高达数千瓦的浪涌功率，使两极间的电压箝位于一个预定值，有效地保护电子线路中的精密元器件，免受各种浪涌脉冲的损坏。
图1 电路中的TVS二极管如图2所示，传统的静电保护电路一般设计在芯片的管脚旁边，静电保护源和地，这样保证PMOS 和NMOS 在芯片正常工作时候处于关闭状态，这种类型的静电保护电路存在二个寄生二极管（TVS），当IO 到VCC 放生正静电时候，静电通过上面的寄生二极管正向通道泄放，当IO 到GND发生正静电时候，N+（漏端）-P+（衬底）-N+（源端）形成寄生NPN，静电通过这个寄生三极管泄放，当IO 到GND 发生负静电时候，静电通过下面的寄生二极管正向导通泄放，当IO 到VCC 放生负静电时候，静电没有合适的泄放通路。
大功率mos管驱动保护电路
一、引言随着电子技术的飞速发展，大功率MOS管在工业、军事、民用等领域得到了广泛应用。
然而，由于MOS管的特性，使用不当很容易导致其损坏，甚至危及设备和人员安全。
因此，设计一种可靠的保护电路，对于确保MOS管的正常工作和延长其寿命具有重要意义。
本文将介绍一种基于大功率MOS管的驱动保护电路，主要包括电流保护、过压保护、过温保护和ESD保护四个方面。
二、电流保护电流保护是防止MOS管过电流损坏的主要手段。
一般来说，电流过大会导致MOS管发热严重，从而对其内部结构产生不可逆的损伤。
因此，需要通过设置合理的电流限制值和保护电路来保护MOS 管。
具体实现方式如下：1.1 电流检测在MOS管的源极和负载之间增加一个小电阻，通过检测该电阻两端的电压来实现对MOS管的电流监测。
为了减小误差，可以采用差分放大器、精密电阻等器件进行检测。
1.2 电流限制当检测到MOS管电流超过设定值时，可以通过控制信号，直接将MOS管的驱动电压降低或关闭MOS管，以保护其不受过电流损伤。
三、过压保护过压保护是保护MOS管免受过高电压损害的重要手段。
在实际应用中，由于干扰、电源波动等因素，系统中可能会出现过压情况，如果MOS管无法承受这样的压力，就会导致其损坏。
具体实现方式如下：2.1 过压检测通过设置一个合适的过压检测电路，来监测系统中的电压变化情况。
一旦检测到过压情况，则需要立即采取相应的保护措施。
2.2 过压保护当检测到过压情况时，可以通过控制信号，直接将MOS管的驱动电压降低或关闭MOS管，以避免其受到过高的电压影响。
四、过温保护过温保护是保护MOS管免受高温损害的重要手段。
由于工作环境的限制，MOS管在高温环境下长时间工作会导致其内部结构损坏或退化，影响其寿命和性能。
具体实现方式如下：3.1 温度检测通过设置一个合适的温度检测电路，来监测MOS管周围的温度变化情况。
可以采用热敏电阻、热敏电偶等器件进行检测，并将其转换为电信号。
MOS芯片的ESD保护电路设计
MOS芯片的ESD保护电路设计ESD（Electrostatic Discharge）保护电路是在MOS芯片设计中非常重要的一部分，其主要作用是保护芯片免受静电放电和其他电压干扰引起的损坏。
在设计ESD保护电路时，需要考虑静电放电的强度、放电路径、放电时间以及芯片的特性。
本文将详细介绍MOS芯片的ESD保护电路设计。
首先，设计ESD保护电路需要了解芯片的工作电压范围和工作环境。
这些参数将决定所需的ESD保护等级和保护电路的设计方案。
通常，ESD保护电路需要满足以下几个基本要求：1.渠道长度匹配：ESD保护电路通常需要使用多个MOS管来承受ESD电流。
为了提高保护效果，这些MOS管的渠道长度应该尽量相等，以保证它们可以均匀分担ESD电流。
在设计过程中，可以采用各种技术来实现渠道长度匹配，例如采用仿射布局或者通过电路设计巧妙应用。
2.延迟时间：ESD保护电路需要尽快响应ESD事件，并将电压降低到安全的范围内。
因此，保护电路的响应时间应该尽量短，以确保芯片能够在ESD事件发生时快速响应，避免损坏。
延迟时间通常可以通过选择合适的电阻和电容参数来调整。
3.低电压降：在ESD事件中，保护电路需要将电压降低到芯片所能接受的安全范围内，以避免芯片受损。
为了实现低电压降，通常会采用多级级联的保护结构，通过分级响应来降低电压。
此外，选择合适的电阻和电容参数也可以帮助减小电压降。
4.高可靠性：ESD保护电路需要能够经受多次击打，无损耗或自愈。
因此，在设计中需要使用具有较高可靠性的器件和元件。
例如，可以采用具有低漏电流和高耐压能力的二极管、MOSFET等元件。
在具体的ESD保护电路设计中，常用的保护结构包括二极管保护、级联保护和母线保护等。
例如，二极管保护方法主要通过将二极管连接在输入和输出之间来分散ESD放电能量，以提供保护。
级联保护方法则通过将多个保护器件级联并设置适当的门控电压来提高保护效果。
除了以上核心的保护电路设计，还可以采取一些其他的措施来增强芯片的ESD保护能力。
ESD保护版图设计
摘要静电放电(简写为ESD)是集成电路(简写为IC)在制造、运输、以及使用过程中经常发生并导致IC芯片损坏或失效的重要原因之一。
工业调查表明大约有40％的IC失效与ESD/EOS(过强的电应力)有关。
因此，为了获得性能更好更可靠的IC芯片，对ESD开展专门研究并找到控制方法是十分必要的。
随着芯片尺寸的持续缩小，ESD问题表现得更加突出，已成为新一代集成电路芯片在制造和应用过程中需要重视并着力解决的一个重要问题。
论文论述了CMOS集成电路ESD 保护的必要性，研究了在CMOS电路中ESD 保护结构的设计原理，分析了该结构对版图的相关要求，重点讨论了在I/O电路中ESD 保护结构的设计要求。
论文所做的研究工作和取得的结果完全基于GGNMOS的器件物理分析，是在器件物理层次上研究ESD问题的有益尝试；相对于电路层次上的分析结果，这里的结果更加准确和可靠，可望为GGNMOS ESD保护器件的设计和制造提供重要参考。
关键词：静电放电(ESD)；接地栅NMOS；保护器件；电源和地AbstractThe electrostatic discharge (ESD) is integrated circuit (IC) in manufacturing, transportation, and use process occurs frequently and cause IC chips damage or failure of one of the important reasons. Industrial survey shows that about 40 percent of IC failure and ESD/EOS (overpowered electrical stress) relevant. Therefore, in order to obtain better performance more reliable IC chips, to carry out special research and find the ESD control method is very necessary. Along with the continuous narrowing, chip size behaved more prominent ESD problems, has become a new generation of integrated circuit chip in the manufacture and application process needed to pay attention to and addressing an important question.This paper discusses the CMOS integrated circuit, the necessity of ESD protection in CMOS circuit was studied in the structure of ESD protection design principle, analyzes the structure on the map the relevant requirements, especially discussed in the I/O circuit ESD protection structure design requirements.Keywords:Electrostatic Discharge, GND gate NMOS, Protected Device, Power and Ground目录摘要 (1)Abstract (2)第1章绪论 (4)1.1 集成电路的发展状况 (4)1.1.1 集成度的提高 (4)1.1.2 摩尔定律 (4)1.2 集成电路中的ESD保护 (5)1.2.1 为何出现ESD (5)1.2.2 ESD保护的必要性 (5)第2章关于版图设计与版图设计环境的介绍 (7)2.1 集成电路版图设计 (7)2.2 版图结构 (7)2.3 版图设计流程与方法 (8)2.4 版图设计环境 (8)2.4.1 Technology file 与Display Resource File 的建立 (9)2.4.2 Virtuoso工具的使用 (9)第3章CMOS电路的ESD保护结构版图设计 (13)3.1 CMOS电路中ESD测试 (13)3.2 ESD保护原理 (14)3.3 CMOS电路ESD保护结构的设计 (14)3.3.1 CMOS电路ESD保护器件 (15)3.4 CMOS电路ESD保护结构的版图设计 (16)3.4.1 版图设计原则 (16)3.4.2 ESD保护结构版图设计 (17)第4章结束语 (18)参考文献 (19)致谢 (20)第1章绪论1.1 集成电路的发展状况1.1.1 集成度的提高真正导致数字集成电路技术发生革命性变化的是半导体存储器和微处理器的引入。
CMOS集成电路ESD保护技术研究
CMOS集成电路ESD保护技术研究董培培;张海涛【摘要】介绍了 ESD 保护原理、测试方法及典型的 ESD 保护电路，针对2000V 的 HBM模型ESD 保护指标要求，采用 CSMC 0．5μm 25V（VGS）／25V （VDS）DPTM工艺模型和 GGMOS 器件进行了全芯片的 ESD 保护电路设计，并对 ESD 保护管的输出驱动级做了探索，在保证输出级 ESD 保护能力的同时，提高了输出端口的带负载能力。
鉴于 ESD 保护结构工艺移植性较差，保护性能与工艺密切相关的特点，结合具体版图设计实践，总结了 ESD 保护结构版图设计的通用原则。
这些原则旨在提高 ESD 保护结构的抗静电能力或提高 ESD 保护器件的工作可靠性，与具体的实现工艺无关。
流片后的 ESD 实验表明，设计的 ESD 保护结构可以承受2000V HBMESD 攻击。
%The principles,measurement methods and typical circuits of ESD Protection are introduced in this ing CSMC 0.5μm 25V(VGS)/25V(VDS)DPTMProcess and GGMOS devices,the ESD protection circuits of the whole chip are designed to achieve 2000V HBMESD protection ability,and output driver designed with ESD protection FETs is explored to raise the driving ability of output pin while keeping the ESD protection ability.Because technology portability of ESD protection circuits is bad and ESD protection ability is highly related with technology,combined with layout design practice,the general principles of ESD layout design are presented.The principles,regardless of technology,aim at raising the protection ability or reliability of ESD protection structure.The ESD experiment of the fabricated chip shows that the designed ESD protection structure can endure 2000V HBMESD attack.【期刊名称】《微处理机》【年(卷),期】2016(037)005【总页数】4页(P9-12)【关键词】ESD保护;GGMOS 器件;电路设计;版图设计;通用原则;工作可靠性【作者】董培培;张海涛【作者单位】中国电子科技集团公司第四十七研究所，沈阳 110032;中国人民解放军 95979 部队，辽宁，沈阳 110045【正文语种】中文【中图分类】TN4随着电路设计和制造工艺水平的发展，CMOS集成电路工艺尺寸不断缩小，单芯片集成度不断变大，且电路结构越来越复杂，极大提高了集成电路的性价比。
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