EDA技术与VHDL_汇总
eda技术与vhdl设计答案
eda技术与vhdl设计答案eda技术与vhdl设计答案【篇一：eda技术与vhdl复习练习题】/p> 一、填空题1、pld的中文含义是：________。
2、asic的中文含义是：________。
3、“与－或”结构的可编程逻辑器件主要由四部分构成：________、________、____________和____________。
4、可编程逻辑器件结构图中一般用“x”表示此编程单元为________。
6、可编程逻辑器件结构图中无任何标记表示此编程单元为________。
7、可编程逻辑器件按规模的大小一般分为________和_________。
8、低密度可编程逻辑器件的主要有________和_________。
9、gal器件________取代全部pal器件。
10、pal器件只能________次编程。
11、gal器件能________次编程。
12、gal器件________取代ttl器件。
13、gal器件采用________擦除。
14、pal和gal器件________在系统编程。
15、pal和gal器件需要使用________编程。
二、选择题1、可编程逻辑器件pld的基本结构形式是_______:a：与——与b：与——或c：或——与d：或——或2、可以多次编程的器件是_______:a：prom b：plac：pal d：gal3、pld器件未编程时_______:a：有逻辑功能 b：没有逻辑功能c：pal器件有逻辑功能d：gal 器件有逻辑功能 4、gal器件可以用擦除:a：普通光 b：紫外线c：红外线 d：电5、gal16v8器件的输出引脚最多有______:a：16b：4 c：8 d：206、pal16v8器件的输入引脚最多有_______:a：16 b：4 c：8 d：207、gal16v8不能取代_________:a：pal16v b：74ls138c：74ls373 d：isplsi1032e-70plcc848、gal16v8的_______不可编程:a：与阵列b：或阵列c：输出逻辑宏单元olmc d：a、b都三、判断题1、gal器件的输出逻辑宏单元olmc不能实现pal器件的所有输出形式。
EDA技术与VHDL复习练习题
EDA技术与VHDL复习练习题探＜习题一＞一、填空题1、PLD的中文含义是： _______ 。
2、ASIC的中文含义是： _______ 。
3、“与-或”结构的可编程逻辑器件主要由四部分构成：________ 、 ________ 、 ___________ 和____________ 。
4、可编程逻辑器件结构图中一般用“ x ”表示此编程单元为________ 。
5、可编程逻辑器件结构图中一般用“ •”表示此编程单元为________ 06可编程逻辑器件结构图中无任何标记表示此编程单元为____________ 07、可编程逻辑器件按规模的大小一般分为________ 和 _________ o8、低密度可编程逻辑器件的主要有_______ 和9、GAL器件 _______ 代全部PAL器件。
10、PAL器件只能 _______ 编程。
11、GAL器件能 _______ 编程。
12、GAL器件 _______ 代TTL器件。
13、GAL器件采用 _____ 擦除。
14、PAL和GAL器件_______ 系统编程。
15、PAL和GAL器件需要使用_______ 程二、选择题1、可编程逻辑器件PLD的基本结构形式是A :与——与B:与——或C :或---- 与D:或---- 或2、可以多次编程的器件是______ :A : PROMB : PLAC : PALD : GAL3、PLD器件未编程时 ______ :A :有逻辑功能B :没有逻辑功能C : PAL器件有逻辑功能D : GAL器件有逻辑功能4、GAL器件可以用 ____ 擦除：A :普通光B :紫外线C :红外线D :电5、GAL16V8器件的输出引脚最多有______ :A : 16B : 4C : 8D : 206 PAL16V8器件的输入引脚最多有_________A : 16B : 4C : 8D : 207、GAL16V环能取代___________ :A : PAL16V B: 74LS138C : 74LS373D : ispLSI1032E-70PLCC848、GAL16V8勺________ 可编程：A :与阵列B :或阵列C :输出逻辑宏单元OLMCD : A、B都三、判断题1、GAL器件的输出逻辑宏单元OLM不能实现PAL 器件的所有输出形式。
EDA知识点汇总
EDA知识点汇总
一、VHDL基本概念
1、VHDL概念
VHDL（VHSIC（Very High Speed Integrated Circuit）Hardware Description Language）是用于描述硬件结构的高级语言，也是一种数字
系统设计语言，可以描述系统的逻辑结构，数据流，与特定硬件的映射实现，包括模块化，可重用，可综合和可测试特性，是精密，功能强大，拥
有仿真功能的高级硬件描述语言。
2、VHDL的作用
VHDL是一门语言，用它描述数字系统，使用它可以实现在抽象结构
与物理实现间的转换，也就是说VHDL把模型描述作为数字逻辑设计的一
部分，它把数字电路设计与电路的描述分离，实现了电路的抽象化，VHDL
作为一个设计语言，它既可以描述电路，也可以用于设计新的电路
3、VHDL的基本结构
VHDL由三部分组成，包括类型定义部分，声明部分，以及功能实现
部分；
（1）类型定义部分
类型定义部分提供了VHDL语言中的语法，包括数据类型、常量声明、变量声明、信号声明、类型定义等。
（2）声明部分
声明部分提供了用于定义数据类型和信号的描述，包括定义数据类型、变量声明、信号声明等。
（3）功能实现部分
功能实现部分描述了如何将信号和变量连接起来形成所需的逻辑功能。
EDA技术与VHDL_汇总
EDA技术与VHDL_汇总EDA（电子设计自动化）技术与VHDL（可编程硬件描述语言）是在电子设计领域中广泛应用的两种技术。
EDA技术是指利用计算机辅助设计软件来帮助工程师进行电子电路的设计和验证，提高设计效率和降低成本。
而VHDL是一种硬件描述语言，用于描述电子系统的行为和结构，是EDA技术的重要工具之一、本文将针对EDA技术和VHDL进行综述。
EDA技术是电子设计流程中的重要环节，包括电路设计、电路模拟、布局与布线、物理验证等多个方面。
其中，电路设计主要关注电路行为和结构的设计，通过EDA软件可以对电路进行逻辑综合、时序优化等操作，从而生成最终的电路结构。
电路模拟是对设计电路进行仿真和验证的过程，通过EDA软件可以模拟电路的工作状态，检查设计是否符合预期要求。
布局与布线是将逻辑电路转化为物理电路的过程，在电路板上布置元件并进行连线，以满足电路的功能和性能要求。
物理验证则是根据设计规则和约束对布局和布线结果进行验证，确保电路能够正常工作。
VHDL是一种硬件描述语言，用于描述电子系统的行为和结构。
VHDL提供了抽象层次，可以描述从逻辑门到整个系统的各个层次。
使用VHDL，设计者可以对系统进行模块化描述，将整个系统分解为多个模块并进行独立设计。
VHDL还提供了丰富的工具和语法，用于描述电路的结构、时序、数据流等信息。
通过VHDL描述的电路可以通过EDA软件进行综合、仿真、布局与布线等操作。
VHDL还具有良好的可移植性，设计者可以在不同EDA软件和不同平台上进行开发和验证。
EDA技术与VHDL的结合可以提高电子设计的效率和质量。
通过EDA软件，设计者可以利用图形界面进行电路设计，快速搭建和验证电路结构。
在设计过程中，VHDL可以使设计者在高层次上描述电路功能和结构，提高设计抽象和可重用性。
此外，通过EDA软件可以进行电路的仿真和验证，帮助设计者对电路进行性能、时序等方面的优化，减少设计错误的风险。
在布局与布线阶段，EDA软件可以自动完成复杂的布局与布线操作，优化电路的尺寸和信号传输路径，提高电路的可靠性和性能。
EDA技术与VHDL_汇总
EDA技术与VHDL_汇总EDA（Electronic Design Automation，电子设计自动化）技术是一类软件和工具的总称，用于帮助设计师在集成电路设计过程中进行系统分析、系统设计、电路设计、物理布局、验证等工作。
EDA技术在现代集成电路设计中起着至关重要的作用。
VHDL（VHSIC Hardware Description Language，可编程硬件描述语言）是一种用于描述数字电路和系统的硬件描述语言。
VHDL通过以人类可读的方式描述电路结构和行为，然后使用EDA工具将VHDL代码转换为实际的电路图和布局。
首先，EDA技术提供了各种工具和环境，可以帮助设计者对电路进行分析和模拟，以验证电路的性能和功能。
设计者可以使用EDA工具对电路进行仿真，以便在实际制造之前发现并消除潜在问题。
在这个过程中，VHDL作为一个硬件描述语言，提供了一种方式来描述和验证电路的行为和功能。
其次，EDA技术还可以帮助设计者将VHDL代码转换为物理布局。
设计者可以使用EDA工具进行逻辑合成、布局布线等操作，根据VHDL代码生成实际的电路图。
这些工具可以通过综合技术将高级抽象描述转换为底层的物理结构，从而提高电路设计的效率和准确性。
此外，EDA技术还可以辅助设计者进行电路的优化。
设计者可以使用EDA工具对电路进行优化，并进行不同级别的折中。
例如，可以通过选择不同的元件、更改电路结构或参数来改善电路性能。
这些优化过程需要设计者对VHDL代码进行分析和修改，以达到更好的性能和功耗表现。
最后，EDA技术还可以帮助设计者进行电路的验证。
使用EDA工具可以对已实现的电路进行验证，确保其符合设计要求。
这些工具可以通过测试用例和仿真来验证电路的正确性，并提供分析报告和调试工具，以便设计者快速定位和修复问题。
VHDL作为硬件描述语言，可以提供详细的功能和行为描述，有助于验证过程的进行。
总而言之，EDA技术与VHDL密切相关，通过提供各种工具和环境，帮助设计者完成集成电路设计的各个阶段。
EDA技术P8-VHDL语言程序设计(二)汇总
顺序选择CASE语句
子结构
循环LOOP语句 退出循环EXIT语句
子程序
跳过剩余循环NEXT语句
(Subprograms)
整理补充
▲
语法17:生成语句
格式1：[标号：] FOR 循环变量 IN 取值范围 GENERATE [说明部分]
BEGIN [并行语句]；
END GENERATE [标号]；
元件例化、进 程、块结构、
--可省略
c( 2 * i + 1) < = a ( i ) NOR x;
c( 2 * i ) < = b ( i ) NOR x;
END GENERATE GEN_LABEL;
整理补充
▲
语法18: LOOP语句
格式： [标号：] FOR 循环变量 IN 初值 TO 终值 LOOP
顺序语句; END LOOP[标号];
END LOOP;
y<=temp; END PROCESS;
a（7:0） 8位奇偶 z 校验器
END ARCHITECTURE example4;
整理补充
上面未讲到的语法，请同学们自学，一 般在高级编程中应用，在VHDL进阶中 学习。
VHDL 编程案例训练一
整理补充
结构体的描述方式有三种
结构描述 数据流描述 行为描述
双语版
EDA技术
数字设计基础
Part 7
2、VHDL语言的基本结构
整理补充
VHDL 设计 库(library) ：指定资源
相当于C语言 中的头文件
包集合(Package)：声明在设计中将用到的常数、 Package
数据类型、元件及子程序等。
EDA技术与VHDL期末复习
1.下降沿与上升沿的描述。
a)上升沿：clock’event and clock=’1’ rising_edge()b)下降沿：clock’event and clock=’0’ falling_edge()2.信号与变量的区别3.实体中有哪些端口，及其含义。
in: 输入型，此端口为只读型。
out: 输出型，只能在实体内部对其赋值。
inout:输入输出型，既可读也可赋值。
buffer: 缓冲型，与 out 相似，但可读。
4.编程，配置。
通常，将对CPLD的下载称为编程，对FPGA中的SRAM进行直接下载的方式称为配置，但对于OTP FPGA的下载和对FPGA的专用配置ROM的下载仍称为编程5.3-8译码器真值表，写程序LIBRARY IEEE ;USE IEEE.STD_LOGIC_1164.ALL; Array ENTITY coder ISPORT(A : IN STD_LOGIC_VECTOR(1 TO 3)Y: OUT STD_LOGIC_VECTOR(7 DOWNTO 0));END coder ;ARCHITECTURE a1 or coder ISBeginIF A=“000” THEN Y<=“00000001”;ELSIF A=“001” THEN Y<=“00000010”;ELSIF A=“010” THEN Y<=“00000100”;ELSIF A=“011” THEN Y<=“00001000”;ELSIF A=“100” THEN Y<=“00010000”;ELSIF A=“101” THEN Y<=“00100000”;ELSIF A=“110” THEN Y<=“01000000”;ELSE Y<=“10000000”;END IF;END a1;6.CPLD，FPGA的中文含义CPLD：（Complex Programmable Logic Device）复杂可编程逻辑器件FPGA：（Field Programmable Gate Array）现场可编程门阵列ASIC：（Application Specific Integrated Circuit）专用集成电路7.常用的库、包library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_Arith.all;use ieee.std_logic_Unsigned.all;8.一个完整的程序由哪几部分构成。
EDA技术与VHDL课后答案(第3版)潘松 黄继业
OUT1 : OUT STD_LOGIC ) ;
END ENTITY circuit ;
ARCHITECTURE one OF circuit IS
COMPONENT DFF1 IS
PORT ( CLK : IN STD_LOGIC ;
END ENTITY nor ;
ARCHITECTURE one OF nor IS
BEGIN
f <= NOT ( d OR e ) ;
END ARCHITECTURE one ;
时序电路描述：
LIBRARY IEEE ;
USE IEEE.STD_LOGIC_1164.ALL ;
ENTITY circuit IS
ENTITY mux21 IS
PORT ( s1,s0 : IN STD_LOGIC_VECTOR ;
a,b,c,d : IN STD_LOGIC ;
y : OUT STD_LOGIC ) ;
END ENTITY mux21 ;
ARCHITECTURE two OF mux21 IS
SIGNAL s : STD_LOGIC_VECTOR ( 1 DOWNTO 0 ) ;
y : OUT STD_LOGIC ) ;
END ENTITY mux21 ;
ARCHITECTURE one OF mux21 IS
BEGIN
PROCESS ( s0,s1,a,b,c,d )
BEGIN
IF s1=’0’ AND s0=’0’ THEN y<=a ;
ELSIF s1=’0’ AND s0=’1’ THEN y<=b ;
- 1、下载文档前请自行甄别文档内容的完整性，平台不提供额外的编辑、内容补充、找答案等附加服务。
- 2、"仅部分预览"的文档,不可在线预览部分如存在完整性等问题,可反馈申请退款(可完整预览的文档不适用该条件!)。
- 3、如文档侵犯您的权益，请联系客服反馈,我们会尽快为您处理(人工客服工作时间：9:00-18:30)。
数据对象
信号与变量赋值语句功能的比较
顺序语句
VHDL有6类基本顺序语句 有 类基本顺序语句 •赋值 赋值 •流程控制 流程控制 •等待 等待 •子程序调用 子程序调用 •返回 返回 •空操作 空操作
顺序语句
CASE语句 （顺序语句，须放在进程中） CASE <表达式> IS When <选择值或标识符> => <顺序语句>; ... ; <顺序语句> ； When <选择值或标识符> => <顺序语句>; ... ; <顺序语句> ； ... WHEN OTHERS => <顺序语句>; END CASE ；Fra bibliotek顺序语句
LOOP语句
(1) 单个 单个LOOP语句，其语法格式如下： 语句， 语句 其语法格式如下： [ LOOP标号：] LOOP 顺序语句 END LOOP [ LOOP标号]; (2) FOR_LOOP语句，语法格式如下： [LOOP标号：] FOR 循环变量，IN 循环次数范围 LOOP 顺序语句 END LOOP [LOOP标号]；
数据对象
信号
SIGNAL 信号名： 数据类型:= 初始值； 目标信号名<= 表达式 表达式AFTER 时间量 时间量; 目标信号名 SIGNAL a，b，c，y，z: INTEGER ； ... PROCESS (a，b，c) BEGIN y <= a + b ; z <= c – a ; y <= b ； END PROCESS ;
检测信号跳变
注：不完整条件语句——时序电路结构的必要条件和关键所在 不完整条件语句 时序电路结构的必要条件和关键所在 完整电路只能构成组合逻辑电路
VHDL 基本语法
须注明位宽） 标准逻辑矢量数据类型 STD_LOGIC_VECTOR （须注明位宽）
B <= "01100010" ; -- B(7)为'0‘ B(4 DOWNTO 1) <= "1101" ; -- B(4)为'1‘ B(7 DOWNTO 4) <= A ; -- B(6)等于A(2) SIGNAL C ：BIT_VECTOR(3 DOWNTO 0)；
VHDL语句结构与语法小节
文件存盘： VHDL设计文件必须存于指定为工程的目录中，此目录将被设定为 WORK库，WORK库的路径即为此目录的路径。 VHDL库：LIBRARY语句打开VHDL库：IEEE库、标准库STD、工作库WORK . . 程序包： USE 语句声明使用程序包： STD_LOGIC_1164、 STD_LOGIC_UNSIGNED、STANDARD等程序。 数据对象：信号：SIGNAL，变量：VERIABLE，常数：CONSTANT 信号属性函数：信号属性函数EVENT、LAST_VALUE。 时钟检测： 时钟检测上升沿检测表式： CLK'EVENT AND CLK='1'、 RISING_EDGE()、FALLING_EDGE()等。 时序电路：不完整条件语句产生时序电路：IF … THEN … END IF，IF … THEN … ELSIF … THEN …END IF 真值表表达：表达方法之一是用CASE_WHEN语句，但要注意OTHERS的应用 。 并置操作符：并置操作符&可用于合并两个或多个逻辑矢量，构建成新的数组。 元件例化：由元件调用声明语句COMPONENT和映射语句PORT MAP( )构成。 运算符重载概念：当进行非整数类型数据运算操作时需要调用运算符重载函数， 这可以打开程序包STD_LOGIC_UNSIGNED。
VHDL 基本语法
并置操作符& 并置操作符 SIGNAL a : STD_LOGIC_VECTOR (3 DOWNTO 0) ; SIGNAL d : STD_LOGIC_VECTOR (1 DOWNTO 0) ; ... a <= '1'&'0'&d(1)&'1' ; -- 元素与元素并置，并置后的数组长度为4 ... IF a & d = "101011" THEN ... –- 在IF条件句中可以使用并置符
VHDL 基本语法
实体表达
实体名
ENTITY e_name IS
端口语句和端口信号名
PORT ( p_name : port_m data_type; ... p_namei : port_mi data_type ); END ENTITY e_name;
端口模式
端口模式
数据类型
“IN”、“OUT”、“INOUT”、“BUFFER” 、 、 、
数据对象
变量
注：局部量，只在进程和子程序使用，赋值没有延时
VARIABLE 变量名: 数据类型:= 初始值;
VARIABLE a : INTEGER RANGE 0 TO 15 ; --变量a定义为常数，取值范围是0到5 VARIABLE d : STD_LOGIC := ‘1’ ; --变量a定义为标准逻辑位数据类型, 初始值是1
数据对象
变量 目标变量名:= 表达式; 目标变量名 表达式
VARIABLE x，y : INTEGER RANGE 15 DOWNTO 0 ; --分别定义变量x和y为整数类型 VARIABLE a，b : STD_LOGIC_VECTOR(7 DOWNTO 0) ; x := 11 ; y := 2 + x ; -- 运算表达式赋值，y 也是实数变量 a := b --b向a赋值 a(0 TO 5) := b(2 TO 7) ;
VHDL 语言
VHDL语句结构与语法小节
实体：以ENTITY. . .END ENTITY e_name描述器件的端口特性。 结构体： 以ARCHITECTURE ... END ARCHITECTURE 给出器件的逻辑功能和行为。 端口定义： 以PORT()语句定义器件端口及其数据类型。 端口模式： IN、OUT、INOUT、BUFFER描述端口数据的流向特征。 数据类型： 数据对象承载数据的类别：INTEGER、BOOLEAN、STD_LOGIC、 BIT、STD_LOGIC_VECTOR。 信号赋值符：“<=”，用于信号数据的传输，仿真传输延时最短为一个δ。 “ 条件比较符： “=”，在条件语句表式中用于比较待测数据的关系。 δ 延时： 模拟器最小分辨时间δ，或称延时δ 。 逻辑操作符： AND、OR、NOT、NAND、XOR、XNOR。 IF条件语句：IF_THEN_ELSE语句作为顺序语句。 并行条件语句：WHEN_ELSE条件信号赋值语句。 进程语句： 以PROCESS ...END PROCESS引导的语句结构。 顺序语句： 由进程语句引导的，以顺序方式执行的语句。 并行语句： 在结构体中以并行方式执行的语句。 文件取名： 建议文件名与VHDL设计的实体名一致，后缀是.vhd。
文件取名和存盘
关键词和文件名都不区分大小写，推荐文件名用小写，特别是后缀 关键词和文件名都不区分大小写，推荐文件名用小写，特别是后缀.vhd
3.8 进程语句归纳
3.8.3 进程要点 1. PROCESS为一无限循环语句 为一无限循环语句 2. PROCESS中的顺序语句具有明显的顺序 并行运行双重性 中的顺序语句具有明显的顺序/并行运行双重性 中的顺序语句具有明显的顺序 3. 进程必须由敏感信号的变化来启动 （或WAIT） ） 4. 进程语句本身是并行语句 5. 信号是多个进程间的通信线 6. 一个进程中只允许描述对应于一个时钟信号的同步时序逻辑
END ARCHITECTURE arch_name ；
VHDL 基本语法
PROCESS (a,b,s) BEGIN IF s = '0' THEN y <= a ; ELSE y <= b ; END IF; END PROCESS; 敏感表
进程语句
顺序语句
赋值语句 进程启动语句 子程序调用语句 顺序描述语句 进程跳出语句
Q : BUFFER NATURAL RANGE 15 DOWNTO 0； NATURAL是INTEGER的子集，包含零和正整数
数据对象
常数
注：具有全局性
CONSTANT 常数名：数据类型:= 表达式；
CONSTANT FBT : STD_LOGIC_VECTOR := "010110" ; -- 标准位矢类型 CONSTANT DATAIN : INTEGER := 15 ; -- 整数类型
顺序语句
语句执行中进行转向控制。 种格式： （3）用于 ）用于LOOP语句执行中进行转向控制。有3种格式： 语句执行中进行转向控制 种格式
NEXT； -- 第一种语句格式，无条件终止当前循环转向起点，开始下一次循环 NEXT LOOP 标号 -- 第二种语句格式，与一类似，但可以跳转到指定的循环 标号； NEXT LOOP 标号 WHEN 条件表达式； -- 第三种语句格式，当条件成立时，执 行跳转
数据类型 “INTEGER”、“BOOLEAN”、“STD_LOGIC”、”BIT“ 、 、 、
VHDL 基本语法
结构体表达
ARCHITECTURE arch_name OF e_name IS [说明语句] BEGIN (功能描述语句)
电路功能描述，并行语句 说明数据对象、类型、调用声明，并非必须
VHDL 基本语法
1、BIT数据类型定义： 、 TYPE BIT IS(‘0’,‘1’); --只有两种取值 2、STD_LOGIC数据类型定义： 、 TYPE STD_LOGIC IS ('U','X','0','1','Z','W','L','H','-'); 弱 强 强 强 高 弱 未 弱