2014年辽宁省电赛E题报告--FPGA部分

FPGA实现Sigma-DeltaADC数字抽取滤波器一．数字抽取滤波器的原理分析因为Sigma-DeltaADC调制器的输出频率很高，需要在数字滤波处理时降低输出频率。

即通过抽取完成降频任务。

时域上，序列经过M倍采样，每间隔M-1个点被保留下来，最终形成降频后的新序列。

在频域上，输出信号频谱是由输入信号频谱在w轴上每间隔2pi/M的移位叠加，再进行M 倍的扩展而成，输出信号频谱为周期为2pi/M的周期信号。

数字抽取滤波器的基本作用就是滤波与降频，采用抽取频率的方法将信号频率降至原始采样频率，即原始信号的奈奎斯特频率。

抽取可以有效去除采样过程中产生的多余信号。

为了满足奈奎斯特采样定理，防止信号发生混叠，抽取倍率M要小于或等于采样倍率K。

二．数字抽取滤波器的理论计算输入信号(即1位的高速数据流)的频率fclk=Kfs，最后输出的信号频率为fs，所以要进行K倍抽取。

即在本课题中抽取倍率M等于过采样倍率K。

令K=128，对于模式一，fs=100Hz,所以输入信号频率为fclk=Kfs=12800Hz。

对于模式二，fs=1600Hz，所以输入频率为fclk=Kfs=204.8KHz。

要进行128倍抽取，可以将滤波器三级级联，前两级的抽取因子为8，第三级的抽取因子为2，即K=8X8X2。

模式一每级需要的时钟频率为：第三级输入时钟f3=100HzX2=200Hz;第二级时钟f2=200HzX8=1600Hz;第一级输入时钟f1=1600HzX8=12800Hz=Kfs.模式二每级需要的时钟频率为：第三级输入频率f3=1600HzX2=3200Hz;第二级频率f2=3200HzX8=25.6KHz;第一级的输入时钟频率f3=25.6KHzX8=204.8KHz。

三．程序功能描述与设计思路1.程序功能描述根据题目要求，程序实现了(1)模式选择功能：通过拨动开关来实现模式一与模式二的选择功能。

(2)采样数据显示功能：显示A/D转换电路连续采样数据波形，在波形上显示一个光标，以及实时显示数据的方差与电压值。

2.设计思路（1）通过FPGA实现数字滤波器的降频与滤波功能。

抽取型CIC滤波器同时具有这两个功能，所以选QUartus II中自带的IP核CIC滤波器宏模块。

而滤波器的阶数受限于系统硬件资源，因此数字抽取器一般不会采用单级高阶数的结构，而是采用多级滤波器级联的结构。

本题中选用3级CIC级联。

为了克服CIC滤波器的通带下降，我们需要一个FIR滤波器，它具有与CIC相逆的幅频特性，将其与CIC滤波器级联，这样就可以得到比较平缓的通带特性。

因此每级滤波器都有CIC滤波器与FIR滤波器相连而成。

在一些速率转换系统中，FIR补偿滤波器也可实现降采样，通常其降采样因数不大于2。

在本题中，FIR滤波器不实现降采样，仅仅为了补偿CIC的通带下降，所以参数设置时选择single rate.(2)通过单片机实现显示功能。

三.FPGA程序实现数字抽取滤波器的功能1. ＦＰＧＡ原理图如上所述，降频128倍由三个如下的模块级联而成时钟选择模块：通过一个二选一模块分别将两路输入时钟送到滤波器级联模块。

与单片机的接口模块：软件仿真测试：以模式一为例说明：联合Ｍａｔｌａｂ仿真得到各级FIR滤波器的系数导入其中，最后得到各级的幅频响应如下所示：第一级的幅频响应：第二级的幅频响应：第三级的幅频响应：附件：FPGA程序时钟选择模块:library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_arith.all;use ieee.std_logic_unsigned.all;entity MUX21 isport (A:in std_logic;B:in std_logic;SEL:in std_logic;C:out std_logic);end MUX21;architecture behave of MUX21 isbeginprocess(SEL,a,b)begincase SEL iswhen '0' => c<=A; --Hzwhen '1'=> C<=b; --KHzwhen others=> NULL;end case;end process;end behave;八分频模块：library IEEE;use IEEE.STD_LOGIC_1164.ALL;use IEEE.STD_LOGIC_ARITH.ALL;use IEEE.STD_LOGIC_UNSIGNED.ALL;entity fenpin8 isPort ( clkin : in STD_LOGIC;Clkout : out std_logic);end fenpin8;architecture Behavioral of fenpin8 is signal clk : integer :=0;beginprocess(clkin)beginif clkin'event and clkin ='1' thenif clk = 7 thenclk<=0;else clk<=clk+1;end if;end if;if clk<=3 thenclkout<='0';else clkout<='1';end if;end process;end Behavioral;数据有效位截取模块：library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_arith.all;use ieee.std_logic_unsigned.all;entity form isport (A0:in std_logic_VECTOR(11 DOWNTO 0);SEL:in std_logic;C0:out std_logic_VECTOR(11 DOWNTO 0));end form;architecture behave of form isbeginprocess(SEL,a0)begincase SEL iswhen '0' => C0<=A0;when '1'=> C0<="0000"&A0(11 DOWNTO 4);when others=> NULL;end case;end process;end behave;与单片机的接口协议模块：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY jiekou ISPORT(CLK:IN STD_LOGIC;D:in std_logic_vector(11 downto 0);Q:OUT STD_LOGIC_VECTOR(11 DOWNTO 0);F:BUFFER STD_LOGIC;M:in STD_LOGIC);END jiekou;ARCHITECTURE BEHAVE OF jiekou ISBEGINPROCESS(CLK,M)BEGINIF RISING_EDGE(CLK) THENQ<=D;F<='1';END IF;IF F='1' AND M='1' THENF<='0';END IF;END PROCESS;END BEHAVE;第一级CIC模块：library IEEE;use IEEE.std_logic_1164.all;ENTITY CIC_1A ISPORT (clk : IN STD_LOGIC;clken : IN STD_LOGIC;reset_n : IN STD_LOGIC;in_data : IN STD_LOGIC;in_valid : IN STD_LOGIC;out_ready : IN STD_LOGIC;in_error : IN STD_LOGIC_VECTOR (1 DOWNTO 0);out_data : OUT STD_LOGIC_VECTOR (9 DOWNTO 0);in_ready : OUT STD_LOGIC;out_valid : OUT STD_LOGIC;out_error : OUT STD_LOGIC_VECTOR (1 DOWNTO 0) );END CIC_1A;ARCHITECTURE SYN OF CIC_1A ISCOMPONENT CIC_1A_cicPORT (clk : IN STD_LOGIC;clken : IN STD_LOGIC;reset_n : IN STD_LOGIC;in_data : IN STD_LOGIC;in_valid : IN STD_LOGIC;out_ready : IN STD_LOGIC;in_error : IN STD_LOGIC_VECTOR (1 DOWNTO 0);out_data : OUT STD_LOGIC_VECTOR (9 DOWNTO 0);in_ready : OUT STD_LOGIC;out_valid : OUT STD_LOGIC;out_error : OUT STD_LOGIC_VECTOR (1 DOWNTO 0) );END COMPONENT;BEGINCIC_1A_cic_inst : CIC_1A_cicPORT MAP (clk => clk,clken => clken,reset_n => reset_n,in_data => in_data,out_data => out_data,in_valid => in_valid,out_ready => out_ready,in_ready => in_ready,out_valid => out_valid,in_error => in_error,out_error => out_error);END SYN;第一级FIR模块：library IEEE;use IEEE.std_logic_1164.all;ENTITY fir_1A ISPORT (clk : IN STD_LOGIC;reset_n : IN STD_LOGIC;ast_sink_data : IN STD_LOGIC_VECTOR (9 DOWNTO 0);ast_sink_valid : IN STD_LOGIC;ast_source_ready : IN STD_LOGIC;ast_sink_error : IN STD_LOGIC_VECTOR (1 DOWNTO 0);ast_source_data : OUT STD_LOGIC_VECTOR (9 DOWNTO 0);ast_sink_ready : OUT STD_LOGIC;ast_source_valid : OUT STD_LOGIC;ast_source_error : OUT STD_LOGIC_VECTOR (1 DOWNTO 0) );END fir_1A;ARCHITECTURE SYN OF fir_1A ISCOMPONENT fir_1A_astPORT (clk : IN STD_LOGIC;reset_n : IN STD_LOGIC;ast_sink_data : IN STD_LOGIC_VECTOR (9 DOWNTO 0);ast_sink_valid : IN STD_LOGIC;ast_source_ready : IN STD_LOGIC;ast_sink_error : IN STD_LOGIC_VECTOR (1 DOWNTO 0);ast_source_data : OUT STD_LOGIC_VECTOR (9 DOWNTO 0);ast_sink_ready : OUT STD_LOGIC;ast_source_valid : OUT STD_LOGIC;ast_source_error : OUT STD_LOGIC_VECTOR (1 DOWNTO 0) );END COMPONENT;BEGINfir_1A_ast_inst : fir_1A_astPORT MAP (clk => clk,reset_n => reset_n,ast_sink_data => ast_sink_data,ast_source_data => ast_source_data,ast_sink_valid => ast_sink_valid,ast_sink_ready => ast_sink_ready,ast_source_valid => ast_source_valid,ast_source_ready => ast_source_ready,ast_sink_error => ast_sink_error,ast_source_error => ast_source_error );END SYN;。