VDMOS基本工艺流程
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VDMOS功率晶体管的版图设计
VDMOS功率晶体管的版图设计系专业姓名班级学号指导教师职称指导教师职称设计时间摘要VDMOS 是微电子技术和电力电子技术融和起来的新一代功率半导体器件。
因具有开关速度快、输入阻抗高、负温度系数、低驱动功率、制造工艺简单等一系列优点，在电力电子领域得到了广泛的应用。
目前，国际上已形成规模化生产，而我国在 VDMOS 设计领域则处于起步阶段。
本文首先阐述了 VDMOS 器件的基本结构和工作原理，描述和分析了器件设计中各种电性能参数和结构参数之间的关系。
通过理论上的经典公式来确定 VDMOS 的外延参数、单胞尺寸和单胞数量、终端等纵向和横向结构参数的理想值。
根据结构参数，利用L-edit版图绘制软件分别完成了能够用于实际生产的60V、100V、500V VDMOS 器件的版图设计。
在此基础之上确定了器件的制作工艺流程，并对工艺流水中出现的问题进行了分析。
最后，总结全文，提出下一步研究工作的方向。
关键词：，功率半导体器件，版图设计，原胞，击穿电压目录第1章绪论电力电子系统是空间电子系统和核电子系统的心脏，功率电子技术是所有电力电子系统的基础。
VDMOSFET 是功率电子系统的重要元器件，它为电子设备提供所需形式的电源以及为电机设备提供驱动。
几乎大部分电子设备和电机设备都需用到功率 VDMOS 器件。
VDMOS 器件具有不能被横向导电器件所替代的优良性能，包括高耐压、低导通电阻、大功率和可靠性等。
半导体功率器件是电力电子系统进行能量控制和转换的基本电子元器件，也称为电力电子开关器件。
它是用来进行高效电能形态变换、功率控制与处理，以及实现能量调节的新技术核心器件。
电力电子技术的不断发展为半导体功率器件开拓了广泛的应用领域，而半导体功率器件的可控制特性决定了电力电子系统的效率、体积和重量。
实践证明，半导体功率器件的发展是电力电子系统技术更新的关键。
通常，半导体功率器件是一种三端子器件，通过施加于控制端子上的控制信号，控制另两个端子处于电压阻断（器件截至）或电流导通（器件导通）状态。
VDMOS 详细培训教案演示课件
48V已击穿
VDMOS产品培训-项目组
47
第四部分： VDMOS产品注意事项
一致性控制：
VDMOS产品培训-项目组
48
第十一部分：结束语
谢谢大家
VDMOS产品培训-项目组
49
SMPS(开关模式电源系统，即开关电源)
SMPS（开关模式电源系统，即开关电源）
VDMOS产品培训-项目组
39
第四部分： VDMOS产品应用领域和公司主要产品
产品应用领域
VDMOS产品培训-项目组
40
第四部分： VDMOS产品应用领域和公司主要产品
节能灯应用
- 国内主要是TR (13000-series)
第三部分：VDMOS工艺流程
第四部分：公司现有VDMOS产品汇总
第五部分：VDMOS产品注意事项
VDMOS产品培训-项目组
38
第四部分： VDMOS产品应用领域和公司主要产品
BVdss(V) 20V- 100V
200V 250V 400V 500V
600V
800V 900V
Id(A)
17 30 50
9 18
14
5.5 10
8 4.5
2 4 7 9
5 7
3 9
Remark 汽车放大器 DC-DC 转换器 锂离子电池保护器 S-correction for Monitors PDP 驱动 20W∼40W 节能灯；适配器；电子镇流器UPS电源
一体灯 20W∼40W 节能灯；适配器；电子镇流器
适配器；充电器
VDMOS产品培训-项目组
9
目录
第一部分：MOSFET介绍
第二部分：VDMOS主要参数
VDMOS的ATLAS仿真全解
分压环制作
P+注入 PSG淀积 表面钝化
栅氧制备
P阱推结 接触孔制备 背面电极制备 中测
P-注入 N+注入 正面电极制备 裂片
分压环制备
场氧化
环光刻
J-FET注入
栅氧制造和P-注入：
栅氧
多晶光刻
多晶淀积
P-注入 去胶
多晶激活
P+注入和阱推结：
P+光刻
P+注入 去胶
P阱推结
N+注入：
N+光刻 N+注入 去胶
• 高输入阻抗：由于存在栅氧化层，在栅和其它端点之间不存在直流 通路，输入阻抗非常高。
•电压控制：MOS场效应管是电压控制器件，双极功率器件是电流控制
器件。驱动简单。 •自隔离：MOS管具有很高的封装密度，因为MOS晶体管之间能够自动
隔离。能广泛用于并联。
•其它：温度稳定性好
功率器件的特征：
项 目 晶体管 IGBT VDMOS
功率MOSFET的主要类型：
VDMOS是大量重要特征结合的产物，包括垂直几何结构、双扩散工艺、多晶
硅栅结构和单胞结构等。
第二部分：VDMOS主要参数
VDMOS主要参数：
VDMOS主要参数：
VDMOS主要参数（静态参数）：
BVdss: 漏源击穿电压 (与三极管的cb电压相似)
连续漏极电流
Id:
微电子设计大赛
采用JTE终端结构 VDMOS 的ATLAS仿真
内容
第一部分：MOSFET介绍 第二部分：VDMOS主要参数 第三部分：VDMOS工艺流程 第四部分：VDMOS仿真流程
第一部分：MOSFET介绍
MOSFET：Metal Oxide Semiconductor Field Effect Transistor 即金属氧化物半导体场效应晶体管
VDMOS 详细培训教案ppt课件
VDMOS产品培训-项目组
23
第三部分：VDMOS产品工艺流程
管芯制造：
分压环制作
栅氧制备
P-注入
P+注入 PSG淀积
P阱推结 接触孔制备
N+注入 正面电极制备
表面钝化
背面电极制备
中测
裂片
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第三部分：VDMOS产品工艺流程 分压环制备
场氧化
环光刻
J-FET注入
VDMOS产品培训-项目组
VDMOS产品培训-项目组
4
第一部分：MOSFET介绍
MOSFET的特点： • 双边对称：电学性质上，源漏极可以互换（VDMOS不可以） • 单极性：参与导电的只有一种载流子，双极器件是两种载流子导电。 • 高输入阻抗：由于存在栅氧化层，在栅和其它端点之间不存在直流通路， 输入阻抗非常高。 •电压控制：MOS场效应管是电压控制器件，双极功率器件是电流控制器件。 驱动简单。 •自隔离：MOS管具有很高的封装密度，因为MOS晶体管之间能够自动隔离。 能广泛用于并联。 •其它：温度稳定性好
VDMOS产品介绍
VDMOS产品培训-项目组
0
目录
第一部分：MOSFET介绍
第二部分：VDMOS主要参数
第三部分：VDMOS工艺流程
第四部分：公司现有VDMOS产品汇总
第五部分：VDMOS产品注意事项
VDMOS产品培训-项目组
1
第一部分：MOSFET介绍
MOSFET：Metal Oxide Semiconductor Field Effect Transistor 即金属氧化物半导体场效应晶体管
VDMOS主要参数：
VDMOS产品培训-项目组
VDMOS设计、工艺、应用精华资料
生长 晶向 导电类型 掺杂 电阻率 电阻率径向 梯度 (离边缘 6MM 处) 含氧量 含碳量 厚度 外延层 特性 导电类型 掺杂 电阻率/厚度 及片内均匀 性 电阻率片内 均匀性 (离边缘 6MM 处) 2.
< 15% 12.5-16.5 < 0.5 52515 45015
< 15% 12.5-16.5 < 0.5 45015 ppm(新 ASTM) ppm(新 ASTM) m
1
1
综述 1.1 功率 DMOS 的发展历史、现状和将来。 以 IR 为例,下图为功率 DMOS 过去近三十年的技术路线发展图:
2
1.2
功率 DMOS 器件的主要特点。 以功率 DMOS 器件与双极型 BJT 管相比,有以下特点:
1.3
功率 DMOS 器件的 datasheet 介绍。 1.3.1 最大值参数介绍
3
以 IRF630 为例:
4
1.3.2
电参数参数介绍
5
以 IRF630 为例
6
1
器件结构设计 1.1 器件结构介绍。 芯片正面图:
以 IR 使用的六角型元胞为例:
7
Cross-Sectional View of a Cell and Device Symbol of N-Channel Power MOSFETs
场板结构 Al Oxide p n
上图为场板终端的基本结构，它的基本原理是通过金属场板覆盖 在 PN 结上，从而降低 PN 结的电场，尤其在 PN 的表面和边缘位置的 电场，它的特点是结构设计简单、占硅表面积较少，适用的电压在 200V 以下。
保护环结构
P n
P （FLR）
P（FLR）
VDMOS工艺模拟【课程报告】
减薄
合金
3 工艺模拟过程
本文的工艺模拟所用的软件是 SILVACO 工艺模拟软件的 ATHENA 部分， 工艺模拟过程 中对每一步的结构进行了保存， 完整的展现了 VDMOS 器件的整个工艺过程， 对进行实际流 片提供了有用的理论指导。
3
以下是工艺模拟过程中各部分的结构图：从结构图 1 中可以看出沉底厚度为 5um，杂质 浓度为 6 额 8cm-3，杂质分布和我们的定义相一致。
10
etch oxide start x=2.0 y=-11.0757763 etch cont x=2.0 y=-10.93851976 etch cont x=15.0 y=-10.93851976 etch done x=15.0 y=-11.0757763 structure outfile=vdmos_06.str diffus time=10 temp=850 t.final=990 f.n2=5.0 diffus time=5 temp=990 f.o2=5.0 dryo2 diffus time=50 temp=990 f.hcl=0.05 f.o2=5.0 diffus time=5 temp=990 f.o2=5.0 dryo2 diffus time=30 temp=990 nitro f.n2=5.0 extract name="gateoxide" thickness material="SiO~2" mat.occno=1 x.val=3.0 structure outfile=vdmos_07.str deposit polysilicon thick=0.45 divisions=16 structure outfile=vdmos_08.str implant phosphor dose=8.0e15 energy=40 gauss tilt=7 rotation=30 structure outfile=vdmos_09.str diffus time=30 temp=850 nitro structure outfile=vdmos_10.str deposit photoresist thick=1.8 divisions=5 etch photoresist start x=4.5 y=-11.41865551 etch cont x=4.5 y=-13.21865551 etch cont x=12.5 y=-13.21865551 etch done x=12.5 y=-11.41865551 etch polysilicon start x=4.5 y=-11.41865551 etch cont x=4.5 y=-10.96865551 etch cont x=12.5 y=-10.96865551 etch done x=12.5 y=-11.41865551 structure outfile=vdmos_11.str implant boron dose=2.0e14 energy=40 gauss tilt=7 rotation=30 etch photoresist all structure outfile=vdmos_12.str #阱推 diffus time=39 temp=850 t.final=1160 nitro diffus time=80 temp=1160 nitro 11
VDMOS基本工艺流程
VDMOS基本工艺流程1.衬底制备：选择衬底材料，通常使用N型硅衬底。
首先对硅衬底进行清洗和化学处理，去除表面的污染物和氧化层。
然后进行蓝光热膨胀法或粒子嵌入法，制备高质量的衬底。
2.掺杂：在衬底上通过离子注入技术掺入杂质，以改变衬底的电性质。
常用的杂质有硼、磷等。
掺杂的目的是形成P型浓度的因子区和N型浓度的沟道区。
3.管芯生长：在衬底上生长氧化硅薄膜（SiO2）。
氧化硅薄膜作为绝缘层和通道层，在后续步骤中起关键作用。
通常通过湿法氧化或化学气相沉积（CVD）方法生长氧化硅薄膜。
4.四个金属线通道的掺杂：通过离子注入技术，在氧化硅薄膜上刻蚀开沟槽，然后在沟槽中注入掺杂杂质，形成四个金属线通道。
这些金属线通道是导电的，用于控制器件的电流流动。
5. 介电层的形成：在金属线通道上方制备一层介电材料，用于隔离金属线通道和栅极。
常用的介电材料是多晶硅（Polysilicon）或LPCVD SiO26.栅极的形成：通过化学气相沉积或物理气相沉积的方法，在介电层上沉积金属薄膜，例如铝或铜。
然后使用光刻和蚀刻技术，将金属薄膜形成栅极结构。
7.开窗：使用光刻技术，在栅极上方开出源极和漏极的掩膜。
然后使用化学蚀刻等方法，将介电层和金属线通道暴露出来，形成源极和漏极。
8.金属的沉积：在开窗区域内，使用物理气相沉积或化学气相沉积的方法，沉积金属膜用作源极和漏极的接触电极。
常用的金属材料有铝或铜。
9.接触孔的开孔和金属的沉积：使用光刻和蚀刻技术，在栅极和金属线通道之间开孔形成接触孔。
然后通过物理气相沉积或化学气相沉积的方法，在接触孔内沉积金属薄膜，与金属线通道形成电性接触。
10.热处理：在制程的后期，对器件进行热处理，以消除应力和提高电气性能。
热处理可以通过退火或快速热退火等方法进行。
以上是VDMOS的基本工艺流程。
在实际制程中，还会包括掩膜设计、光刻、蚀刻、清洗等步骤。
VDMOS工艺流程的关键在于掺杂和金属结构的形成，通过精确的步骤和工艺参数，可以制备出高性能的VDMOS器件。
VDMOS设计、工艺、应用精华资料
#title
Cell (10,7) simulation of 650VN for wfr (22.8 ohm.cm, 58um) spac=0.15 spac=0.1 spac=0.15 spac=0.5 spac=0.5
line x loc=5 line x loc=10 line x loc=13.5 line y loc=58 line y loc=59
8
1.2
总体评价指标 FOM
FOM 指 figure of merit (品质因数)，历史上 DMOS 设计人员只专注于开启电
阻 RDS(on) 越低越好，这样开通损耗越低，近年来，随着器件工作频率越来越 高，开关损耗比重也越来越大，由于技术的不停发展，设计人员可以设计出较小栅 电荷 Qgd 的器件，所以使得 RDS(on) 和 Qgd 之间要做平衡，对高频应用来讲， RDS(on) x Qgd 可以用来评估比较不同 DMOS 器件的 FOM。
6%
6%6%
6%
6%
18
过渡区宽度 3. 直径 主参考面长 度 主参考面晶 向 次参考面长 度 次参考面定 位 弯曲度(外延 后) 翘曲度(外延 后)
延后)
Transition Width Mechanical Characteristics Diameter Primary Flat Length Primary Flat Orientation Secondary Flat Length & Secondary Flat Location Bow Warp Variation (TTV)
# source implant and drive in implant arsenic dose=8e15 energy=120 tilt=0 gauss diffus time=60 temp=975 nitro structure outfile=3CW065-1007 tonyplot 3CW065-1007 # SP implant implant boron dose=4e15 energy=120 tilt=0 gauss # LTO, reflow, opening deposit oxide thick=0.78 divisions=5 diffus time=12.5 temp=850 t.final=975 nitro diffus time=30 temp=975 nitro diffus time=25 temp=975 t.final=850 nitro etch oxide p1.x=8.0 left etch silicon start x=5 y=0.75 etch continue x=7.5 y=0.75 etch continue x=7.5 y=0 etch done x=5 y=0 deposit alum thickness=1 div=8 structure outfile=4CW065-1007 tonyplot 4CW065-1007 electrode name=source x=5 electrode name=gate x=13.5 y=-0.5 electrode name=drain backside structure outfile=SCW065-1007 tonyplot SCW065-1007
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不 目变前；只而能电改子变迁掺移杂率浓度μn与n。单位电荷q为常数，故想要改变栅极电阻，
•CISS理论结构分析
• CISS：此为功率MOS在截止状态下的源极与漏极之 间和的。输入容量，即源栅电容CGS与栅漏电容CGD之
• CISS=CGS+CGD • 观察VDMOS结构发现，CGS分为栅极与N型区电容
CGS1和栅极与P型区电容CGS2部分。CGD为栅极与 漏极电容，从结构上看，即是栅极与JFET区的电 容，而整个电容结构为并联。故 • CISS=CGS1+CGS2+CGD
CISS理论计算
• 电容为C=εS/d • 其中，ε为极板间介质的介电常
数，S为极板面积，d为极板间 的距离。反观MOS器件结构， S为器件二维平面截面积，此为 固定值，d为PN结空间电荷区 长度W。 • 单边突变结PN结空间电荷区长 度W，热平衡时受杂质浓度影 响；当对PN结施加正向电压时， W变小；当施加负向电压时， W变大。 • 器件尺寸不变的情况下，我们 只考虑单位面积电容即可，即S 取1；
• C=ε/W
PN结正偏时，V为正；负偏时，V
为负。从式中可以看出，介电常数ε， 内建电势ψbi等均为定值，电容C与 杂质浓度成正比，可以通过改变掺
杂浓度的方法来改变电容。
CRSS理论分析
• CRSS：即CGD，为栅极与漏极之间电容，从 MOS结构上看，即为栅极与JFET区域电容。 根据上面对CISS的分析，目前最有效改变电 容的方式就是改变注入剂量，即半导体中 的掺杂浓度，来改变电容。
VDMOS基本工艺流程
器件的基本结构及实物图
工艺流程图
ห้องสมุดไป่ตู้始氧化
环光刻与环注入
环P推结与有源区光刻
JFET注入与栅氧化和JFET推结
多晶淀积与多晶激活与多晶光刻
P-注入与P阱推结与N+光刻
• RG • RG：此为栅极电阻。 • R=ρL/S • 其中，S电阻截面积、L电阻的长度、ρ电阻率；反观MOS器件的结构，
COSS理论分析
• COSS ：为栅极与漏极电容CGD同源极与漏 极电容CDS之和。而源漏间电容CDS大体上 可以认为是P阱区域与JFET区域形成的PN 结的电容。想要改变CDS，只要改变PN结 电容即可。而PN结理论计算公式以及影响 因素上面已经给出。
• 导通时间TON • 定义：
栅漏电容？？
L为栅极厚度，S为栅极二维平面的横截面。 ρ电阻率与栅极电导率σ 成倒数关系。
• σ活=是nq用μ，PO以CFL23K，N所65以N认C为为例栅，极栅是极N型分半为导SiO体2，层多和子多为晶电Si层子，，而迁多移晶率激μ 取电子迁移率μn，式中n为掺杂浓度，q为单位电荷。
• 综上，R=1/nq μn ×L/S • 由于栅氧厚度的改变会使其它参数随之改变，器件尺寸固定，故L与S
栅漏电容指的是 JFET区？还是 区域？
•CISS理论结构分析
• CISS：此为功率MOS在截止状态下的源极与漏极之 间和的。输入容量，即源栅电容CGS与栅漏电容CGD之
• CISS=CGS+CGD • 观察VDMOS结构发现，CGS分为栅极与N型区电容
CGS1和栅极与P型区电容CGS2部分。CGD为栅极与 漏极电容，从结构上看，即是栅极与JFET区的电 容，而整个电容结构为并联。故 • CISS=CGS1+CGS2+CGD
CISS理论计算
• 电容为C=εS/d • 其中，ε为极板间介质的介电常
数，S为极板面积，d为极板间 的距离。反观MOS器件结构， S为器件二维平面截面积，此为 固定值，d为PN结空间电荷区 长度W。 • 单边突变结PN结空间电荷区长 度W，热平衡时受杂质浓度影 响；当对PN结施加正向电压时， W变小；当施加负向电压时， W变大。 • 器件尺寸不变的情况下，我们 只考虑单位面积电容即可，即S 取1；
• C=ε/W
PN结正偏时，V为正；负偏时，V
为负。从式中可以看出，介电常数ε， 内建电势ψbi等均为定值，电容C与 杂质浓度成正比，可以通过改变掺
杂浓度的方法来改变电容。
CRSS理论分析
• CRSS：即CGD，为栅极与漏极之间电容，从 MOS结构上看，即为栅极与JFET区域电容。 根据上面对CISS的分析，目前最有效改变电 容的方式就是改变注入剂量，即半导体中 的掺杂浓度，来改变电容。
VDMOS基本工艺流程
器件的基本结构及实物图
工艺流程图
ห้องสมุดไป่ตู้始氧化
环光刻与环注入
环P推结与有源区光刻
JFET注入与栅氧化和JFET推结
多晶淀积与多晶激活与多晶光刻
P-注入与P阱推结与N+光刻
• RG • RG：此为栅极电阻。 • R=ρL/S • 其中，S电阻截面积、L电阻的长度、ρ电阻率；反观MOS器件的结构，
COSS理论分析
• COSS ：为栅极与漏极电容CGD同源极与漏 极电容CDS之和。而源漏间电容CDS大体上 可以认为是P阱区域与JFET区域形成的PN 结的电容。想要改变CDS，只要改变PN结 电容即可。而PN结理论计算公式以及影响 因素上面已经给出。
• 导通时间TON • 定义：
栅漏电容？？
L为栅极厚度，S为栅极二维平面的横截面。 ρ电阻率与栅极电导率σ 成倒数关系。
• σ活=是nq用μ，PO以CFL23K，N所65以N认C为为例栅，极栅是极N型分半为导SiO体2，层多和子多为晶电Si层子，，而迁多移晶率激μ 取电子迁移率μn，式中n为掺杂浓度，q为单位电荷。
• 综上，R=1/nq μn ×L/S • 由于栅氧厚度的改变会使其它参数随之改变，器件尺寸固定，故L与S
栅漏电容指的是 JFET区？还是 区域？