基于Xilinx FPGA高速串行接口的设计与实现
基于FPGA的具有流量控制机制的高速串行数据传输系统设计
2012.4
63306
通信与网络
责任编辑：万翀
图3 有限状态机状态转换示意图
图4 FSM的仿真波形 收来自发射端的数据，通过FIFO传 给DMA模块。当DMA不接收数据以 后，FIFO中存储的数据会逐渐增加。 FSM模块检测到FIFO达到阈值上限以 后会进入Blocked状态，并且向Aurora 发出流量控制请求信号。当FSM模块 接收到Aurora的流量控制应答信号后 就跳转到Stop状态，并且清除流量控 制请求信号。此时Aurora发射端发射
现。通过增加流量控制机制，来保证
当发射端与接收端处理数据速率不一
致时不丢失数据。经过仿真测试，实
验结果证明系统可以高速可靠地传输
数据。
参考文献： [1] 朱伟杰,陆探,朱万经.FPGA的双缓冲模式PCI Express总线设 计[J].单片机与嵌入式系统应用,2011,11(11) [2] 胡锦,彭成,谭明.基于RocketIO 的高速串行协议设计与实现[J]. 微计算机信息,2008,(24):196-197 [3] G. Lee, J. Lee, S. Lee and E. Huh.An Efficient Analysis for Reliable Data Transmission in Wireless Sensor Network[C]. IEEE Asia-Pacific Services Computing Conference,2010: 535–540 [4] MicroBlaze Processor Reference Guide v13.2, UG081[DB].Xilinx Inc.,2011 [5] LogiCORE IP AXI DMA v5.00.a, PG021[DB].Xilinx Inc.,2011 [6] LogiCORE IP Aurora 8B/10B v6.2, UG766[DB].Xilinx Inc.,2011
基于FPGA的串口通信设计与实现
置和输人数据计算出响应
的奇偶校验位，它是通过
纯组合逻辑来实现的。
２．６总线选择模块
总线选择模块用于
选择奇偶校验器的输入是
数据发送总线还是数据接
收总线。
２．７计数器模块
计数器模块的功能
是记录串行数据发送或者
接收的数日，在计数到某
数值时通知ＵＡＲＴ内核模
块。 ３ ＵＡＲＴ程序设计 ＵＡＲＴ完整的工作流程可以分为接收过程
关键词：ＦＰＧＡ：ＵＡＲＴ：ＲＳ２３２
引言 串行接口的应用非常广泛，为实现串口通 信功能一般使用专用串行接口芯片，但是这种 接口芯片存在体积较大、接口复杂以及成本较 高的缺点，使得硬件设计更加复杂，并且结构与 功能相对固定，无法根据设计的需要对其逻辑 控制进行灵活的修改。介绍了一种采用ＦＰＧＡ 实现串口通信的方法。 １串口通信协议 对一个设备的处理器来说，要接收和发送 串行通信的数据，需要一个器件将串行的数据 转换为并行的数据以便于处理器进行处理，这 种器件就是ＵＡＲＴ（Ｕｎｉｖｅｒｓａｌ Ａｓｙｎｃｈｒｏｎｏｕｓ Ｒｅ— ｃｅｉｖｅｒ／Ｔｒａｎｓｍｉｔｔｅｒ）通用异步收发器。作为接ｉＳｌ的 一部分，ＵＡＲＴ提供以下功能： １．１将由计算机内部传送过来的并行数据 转换为输出的串行数据流； １．２将计算机外部来的串行数据转换为字 节，供计算机内部使用并行数据的器件使用； １．３在输出的串行数据流中加入奇偶校验 位，并对从外部接收的数据流进行奇偶校验： １．４在输出数据流中加入启停标记，并从 接收数据流中删除启停标记。 ２ ＵＡＲＴ模块设计 ＵＡＲＴ主要由ＵＡＲＴ内核、信号检测器、移 位寄存器、波特率发生器、计数器、总线选择器 和奇偶校验器７个模块组成。（见图１） ２．１ ＵＡＲＴ内核模块 ＵＡＲＴ内核模块是整个设计的核心。在数 据接收时，ＵＡＲＴ内核模块负责控制波特率发 生器和移位寄存器同步的接收并且保存 ＲＳ一２３２接收端口上的串行数据。在数据发送 时，ＵＡＲＴ内核模块首先产生完整的发送序列， 之后控制移位寄存器将序列加载到移位寄存器 的内部寄存器里，最后再控制波特率发生器驱 动移位寄存器将数据串行输出。 ２＿２信号检测模块 信号检测器用于对ＲＳ一２３２的输入信号进 行实时检测，一旦发现新的数据则立即通知 ＵＡＲＴ内核。需要注意的是，这里所说的 ＲＳ一２３２输入输出信号都指经过电平转换后的 逻辑信号，而不是ＲＳ一２３２总线上的电平信号。 ２＿３移位寄存器模块 移位寄存器的作用是存储输入或者输出 的数据。 ２．４波特率发生器模块 由于ＲＳ一２３２传输必定是工作在某种波特 率下，比如９６００，为了便于和ＲＳ一２３２总线进行 同步，需要产生符合ＲＳ一２３２传输波特率的时 钟。 ２．５奇偶校验器模块 奇偶校验器的功能是根据奇偶校验的设
基于FPGA的串口通信设计与实现
2017年11月基于FPGA的串口通信设计与实现王闽，张静（南京熊猫汉达科技有限公司，210014）【摘要】此次研究重点分析FPGA的串口通信设计和实现的过程，在分析相关问题的过程中，充分的了解FPGA实现RS232串行数据通信的具体方案，明确这种方案的实行对UART模块化设计的影响，从根本上避免UART芯片的复杂性，同时克服移植性较差产生的弊端。
【关键词】FPGA；UART；通信设计；实现方案【中图分类号】TN791【文献标识码】A【文章编号】1006-4222（2017）22-0052-01因为串行接口的应用相对宽泛,所以为了更好的体现出相应的通信功能,多是采用专用的串行接口芯片,这样的目的就是为实现相关的功能提供保障,但是此类接口芯片还是存有较多的问题,如体积较大、接口复杂、成本较高等,导致某些硬件在具体设计的过程中更加复杂,因此结构及功能已经保持固定,难以依照实际的需要展开设计,更无法实现对其逻辑控制的灵活修改。
1串口通信协议的基本概述设备处理器主要是对串行通信的数据进行接收并发送,整个过程离不开主要的器件,这种器件必须要完成对串行数据的转换,同时还应该对并行的数据展开处理,UART通用异步收发器的使用是关键。
UART可以及时的将计算机内部的并行数据转换为需要输出的串行数据流,同时也可以将计算机外部收集的相关串行数据信息转换为具体的字节,保证计算机内部更好的运用相关信息,也可满足并行数据器件的使用需求[1]。
2UART模块设计2.1内核模块UART内核模块属于串口通信设计的核心内容,面对数据接收的过程,应该重视内核模块发挥出的实用价值,其主要是负责着波特率发生器的控制过程,同时也关系到移位寄存器同步的接收功能,对于相关串行数据的保存有着非常重要的作用[2]。
在对相关的数据信息进行发送的时候,内核模块还是应该明确相对完整的发送序列,确保控制移位寄存器能够更好的完成加载任务,控制好波特率发生器的驱动过程,让其更好的完成串行数据的输出任务。
基于FPGA的SOC系统中的串口设计
基于FPGA的SOC系统中的串口设计1概述在基于FPGA的SOC设计中,常使用串口作为通信接口,但直接用FPGA进行串口通信数据的处理是比较繁杂的,特别是直接使用FPGA 进行串口通信的协议的解释和数据打包等处理,将会消耗大量的FPG A硬件资源。
为简化设计,降低硬件资源开销,可以在FPGA中利用IP核实现的嵌入式微处理器来对串口数据进行处理。
本文中的设计采用了XILINX的FPGA,可选用的嵌入式微处理器IP核种类繁多,但基于对硬件资源开销最少的考虑,最终选用了Picobl aze。
嵌入式微处理器PicoBlaze适用于Spartan-II/E、CoolRunner-II和Virtex系列FPGA,运行速度可达到40MIPS以上,提供49个不同的指令,16个寄存器,256个地址端口,1个可屏蔽的中断。
其性能超过了传统的8bit微处理器。
嵌入式微处理器Picoblaze的功能、原理见参考文献[1]。
Picoblaze使用灵活,但其缺点是可寻址的存储空间非常有限,因此为满足实际需要本文同时也提出了使用片外SDRAM器件对其存储能力进行扩展的设计方法。
2串口收发接口设计2.1串口收发接口硬件设计嵌入式微处理器PicoBlaze本身并不具备串行接口,因此必须在F PGA中设计串口接收和发送模块并通过总线结构与Picoblaze连接。
串口接收和发送模块的设计可采用成熟的IP核。
实际设计中采用了XLINX的串口收发IP核,其特点是串口波特率,符号规则都可以灵活地定制,同时具有16字节的接收FIFO和16字节的发送FIFO。
串口收发IP核的功能、原理见参考文献[2]。
使用Picoblaze和串口收发IP核构成的串口收发系统结构见图1。
在设计中,发送模块、接收模块和标志寄存器分别有不同的地址, Picoblaze通过地址端口对串口收发模块进行访问。
设计中的标志寄存器,可用于指示发送模块和接收模块中FIFO的状态,Picoblaze通过查询标志寄存器来完成对串口数据的收发控制。
基于FPGA串行收发器的通信接口设计与实现
基于 FPGA串行收发器的通信接口设计与实现摘要：随着信号处理带宽和吞吐量的需求与日俱增，多片FPGA协同工作成为一种发展趋势。
FPGA片间通信必然成为一个研究热点，特别是不同厂商FPGA间的通信。
基于FPGA串行收发器，利用8B/10B编码，实现了链路同步、数据收发以及流量控制。
通过板间验证表明：该设计与实现的通信接口稳定可靠，单对收发器通信速率可达10Gbps，并且可进行多路扩展应用，可应用于40G、100G等高速通信。
关键词：FPGA；8B/10B编码；高速收发器DESIGN AND INPLEMENTATION OF COMMUNICATION INTERFACE BASE ON FPGA SERIAL TRANSCEIVERYe Yun-feng, Ren Ji-kui, Huang rui, Yuan jun（No.30 Institute of CETC, Chengdu Sichuan 610041, China）Abstract：With the demand of signal processing bandwidth and throughput increases, multi-chip FPGA cooperative work becomes a trend. FPGA inter-chip communication must become a research hotspot,especially the communication between different FPGA of manufacturers. On the basis of FPGA serial transceiver, the link synchronization,data sending and receiving and traffic control are realized by using8B/10B coding. The inter-board verification shows that the communication interface is stable and reliable, the communication rate of single pair transceiver can reach 10Gbps, and can be applied tohigh speed communication such as 40Gbps or 100Gbps.Key words：FPGA; 8B/10B code; High-speed transceiver0 引言随着云计算与大数据技术的发展，用户对信息传输的需求不断增长，基带信号处理的带宽和吞吐量需求与日俱增[1]。
基于FPGA的高速串行通信接口研究
０ 引言
数控 机床 是制 造 业 的工 作 母 机 ， 是 一 个 国家 国 民经济 的重要 基础 ， 也 代 表 着 一个 国家 装 备 制造 的 水平 和实 力 。数控 系 统 包括 人 机 接 口、 运 动 控制 器 和进 给伺 服 系统 ， 是 数控 机床 的核心 功能 部件 ， 决定 数控 机床 的 功 能 和 技 术 性 能 。 随着 数 控 技 术 的发 展， 在人机 接 口、 运 动控制 器 和进 给伺 服驱 动 中都采
ａ ｃ ｃ ｏ ｒ ｄ ｉ ｎ ｇ ｔ ｏ ｈｅ ｔ ｃ ｏ ｍｍｕ ｎ ｉ ｃ ａ ｔ ｉ ｏ ｎ ｐ ｒ ｏ ｔ ｏ ｃ ｏ １ ．Ｔ ｈ ｅ ＡＲＭ ｃ ｏ ｎ ｒ ｔ ｏ ｌ ｓ Ｕ ＡＲＴ ｗ ｏ ｒ ｋ ｓ ｔ ｅ ａ ｄ ｉ ｌ ｙ ｉ ｎ ３ ． １ ２ ５ Ｍｂ ｐ ｓ ｂ ａ ｕ ｄ
摘
要 ：针 对 主从 式结 构的 高速 串行 通信 需求 ，设 计 一 种基 于现场 可编 程逻 辑 阵 列 （ Ｆ Ｐ Ｇ Ａ） 的
高速 串 行通信接 口方案，由 Ｆ Ｐ Ｇ Ａ 实现双缓 冲先进先 出 （ Ｆ Ｉ Ｆ Ｏ ）存储 器及 多通道异 步收发器 （ Ｕ Ａ Ｒ Ｔ ） 的扩展 等 通信 接 口功 能 ，根 据 主 从 控 制 器 间的 通 信 协 议 完成 串行 通 信 软 件 设 计 ， 由
ｉ ｍｐ ｌ ｅ ｍｅ ｎ ｔ ｓ ｈｅ ｔ ｅ ｘ ｔ ｅ ｎ ｄ ｅ ｄ ｃ ｏ ｍ ｍ ｕ ｎ ｉ ｃ ａ ｔ ｉ ｏ ｎ ｉ ｎ ｔ ｅ ｒ ｆ ａ ｃ ｅ ｆ ｕ ｎ ｃ ｔ ｉ ｏ ｎ ｏ ｆ ｄ ｏ ｕ ｂ ｌ ｅ ｂ ｕ ｆ ｅ ｉ ｒ ｎ ｇ ｉ ｆ ｒ ｓ ｔ — ｉ ｎ ｉ ｆ ｒ ｓ ｔ — ｏ ｕ ｔ（ Ｆ Ｉ Ｆ Ｏ）
基于FPGA的串口通讯设计
基于FPGA的串口通讯设计随着科技的不断发展，现场可编程门阵列（FPGA）因其高度的灵活性和强大的数据处理能力，日益成为通讯系统设计的重要选择。
串口通讯作为一种常见的通讯方式，广泛应用于各种设备之间的数据传输。
本文将探讨如何将FPGA应用于串口通讯设计，以期提高通讯效率和稳定性。
在本文中，我们将首先确定合适的主控芯片，然后设计基于FPGA的串口通讯电路，并对FPGA资源进行合理配置。
接下来，我们将介绍如何实现串口通讯算法，以提高通讯效率和稳定性。
在基于FPGA的串口通讯设计中，我们需要考虑以下电路元件的选择和设计：电阻分压器：用于降低输入信号的电压，以适应FPGA的输入范围。
晶体振荡器：为FPGA提供时钟信号，确保设备的同步运行。
电源转换器：将外部电源转换为FPGA所需的电压和电流范围。
我们还需要根据实际需求，设计串口通讯电路的功能模块，如数据发送、数据接收等。
在基于FPGA的串口通讯设计中，我们需要根据实际需求，合理分配FPGA内部资源。
具体来说，我们需要：锁相环（PLL）：用于倍频和分频时钟信号，实现高速数据传输。
信号输出：驱动外部设备，如LED、LCD等。
在实现串口通讯算法时，我们首先需要定义通讯协议，包括数据格式、波特率、校验位等。
然后，我们可以使用流程图等方式，明确算法实现步骤。
例如：实验验证为了验证基于FPGA的串口通讯设计的可行性和可靠性，我们搭建了实验环境，并进行了以下测试：功能测试：检测电路各功能模块是否正常工作，如数据发送、数据接收等。
性能测试：测试通讯速率、稳定性、抗干扰能力等指标。
协议兼容性测试：检测算法是否兼容不同串口通讯协议。
长时间运行测试：检测系统在长时间运行下的稳定性和可靠性。
通过以上实验测试，我们发现基于FPGA的串口通讯设计在通讯速率、稳定性、抗干扰能力等方面均具有显著优势，能满足多种应用场景的需求。
同时，该设计具有较好的协议兼容性和可扩展性，能根据不同需求进行定制化扩展。
基于FPGA的高速串行数据收发接口设计
２ ． Ｓ ｃ ｈ ｏ ｏ ｌ ｏ ｆ Ｅ ｌ ｅ ｃ ｔ ｒ ｏ ｎ ｉ ｃ ａ ｎ ｄ Ｃ ｏ ｍ ｍｕ ｎ ｉ ｃ ａ ｔ ｉ ｏ ｎ Ｅ ｎ ｇ ｉ ｎ ｅ ｅ ｒ ｉ ｎ ｇ ， Ｕ ｎ ｉ ｖ ｅ ｒ ｓ ｉ ｔ ｙ ｏ ｆ Ｃ ｈ ｉ ｎ ｅ ｓ ｅ Ａ ｃ ａ ｄ ｅ ｍｙ ｏ ｆ Ｓ ｃ ｉ ｅ ｎ ｃ ｅ ｓ ， Ｂ ｅ ｉ ｊ ｉ ｎ ｇ １ ０ ０ ０ ３ ９， Ｃ ｈ ｉ ｎ ａ ）
ｉ ｎ ｘ．Ｔ ｈ ｅ ｅ ｘ ｐ ｅ ｉ ｒ ｍｅ ｎ ｔ ｉ ｓ ｃ ｏ ｎ ｄ ｕ ｃ ｔ ｅ ｄ ｕ ｎ ｄ ｅ ｒ ｔ ｈ ｅ ｂ ｉ ｔ ｒ ａ ｔ ｅ ｏ ｆ ６ Ｇｂ ／ ｓ ｐ ｅ ｒ ｌ ａ ｎ ｅ ．ｔ ｈ ｅ ｔ ｅ ｓ ｔ ｒ ｅ ｓ ｕ ｌ ｔ ｖ ｅ ｉ ｒ ｉ ｆ ｅ ｓ ｔ ｈ ａ ｔ ｔ ｈ ｉ ｓ ｄ ｅ ｓ ｉ ｇ ｎ ｃ ｏ ｕ ｌ ｄ ｆ ｕ ｌ ｉ ｆ ｌ ｌ ｔ ｈ ｅ ｒ ｅ — ｑ ｕ ｉ ｒ ｅ ｍｅ ｎ ｔ ｓ ｏ ｆ ｓ ｙ ｎ ｃ ｈ ｒ ｏ ｎ ｉ ｚ ａ ｔ ｉ ｏ ｎ ａ ｎ ｄ ａ ｃ ｃ ｕ ｒ ａ ｃ ｙ ｄ ｕ ｉｎ ｒ ｇ ｄ ａ ｔ ａ ｔ ｒ ａ ｎ ｓ ｍｉ ｓ ｓ ｉ ｏ ｎ． ａ ｎ ｄ ａ ｌ ｓ ｏ ｓ ｈ ｏ ｗｓ ｔ ｈ ａ ｔ ｓ ｅ ｒ ｉ ａ ｌ ｔ ｒ ａ ｎ ｓ ｍｉ ｓ ｓ ｉ ｏ ｎ ｓ ｉ ｍｐ ｌ ｉ ｉ ｆ ｅ ｓ ｔ ｈ ｅ ｌ ａ ｙ ｏ ｕ ｔ ｏ ｆ
板 层数 量 、 节 约 了成 本 。
关 键 词 ：高 速 串行 协 议 ； Ｊ Ｅ Ｓ Ｄ２ ０ ４ Ｂ； 数 据 传 输 接 口设 计 ； Ｆ Ｐ Ｇ Ａ； 模 数／ 数 模 转 换 器
中 图 分 类 号 ：Ｔ Ｎ ９ １ １ ． ７ ３
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高速串行技术发展现状
今天，多数计算机、嵌入式处理设备和通信设备仍然采用并行总线， 最流行总线形式包括PCI、VME及它们扩展。目前广泛使用的几种通 信标准都是基于并行总线标准。并行总线可分为两大类：系统同步并 行总线标准，主要包括PCI-X和Compact PCI；源同步并行总线标准， 包括RapidIO、HyperTransport等其他类似标准。但随着芯片性能的 增加，以及更大带宽需求，这些多路并行总线结构遇到了令系统设计 者头疼限制。并行接口限制有：码间干扰、信号偏移、串音干扰和直 流偏置等问题，这些因素严重地影响了并行接口频率的提高和传输距 离的增长。为了解决并行接口在数据传输时所面临的极限问题，国内 外都将更多的研究焦点放在高速串行接口电路上。
DSP部分的注意事项
软件初始化则是通过改变接收控制寄存器LRCTLx中的对应位来实现功能的。下面，就 对这些位的功能进行一个介绍： 如果 REN=1，则链路口的接收部分使能，但链路口强制初始化被禁止。 如果 REN =0， RINIF=0，则链路口的接收部分和链路口强制初始化都被禁止。 如果REN=0，RINIF=1，而RINIV =0，则链路口的接收部分被禁止，而链路口初始化 被强制置为0。这种置位就相当于利用LxBCMPI进行初始化时，LxBCMPI=0。 如果REN=0，RINIF =l，而RINIV= l，则链路口的接收部分被禁止，而链路口初始化被 强制置为1。这种置位就相当于利用LxBCMPI进行初始化时，LxBCMPI=l。 因此，要实现软件初始化，处理器应该实现如下操作： l、首先写REN=0，RINIF=1，RINIV=1，初始化链路口的接收部分 2、再写REN=1，链路口接收使能 以上操作步骤，在Visual DSP++软件中对应的程序为： yr0=0xDO;; LRCTL0=yr0;; yr0=0x11;; LRCTL0=yr0;;
1.2.1 LVDS技术简介
LVDS(Low Voltage Differential Signal)是一种低摆幅的差分信号技术，使用非常小幅度 信号通过一对差分PCB走线来传输数据，在两条平行的差分信号线上流经电流和电压 幅度相反，噪声同时耦合到两条线上，于是噪声被抵消。从而实现高速度、远距离传 输，并且其低压幅和低电流驱动输出实现了低噪声和低功耗。 LVDS在两个标准中定义：一个是IEEE P1596.3(1996年3月通过)，主要面向 SCI(Scalable Coherent Interface)，定义了LVDS电特性，还定义了SCI协议中包交换 时的编码；另一个是ANSI/EIA/EIA-644(1995年11月通过)，主要定义了LVDS电特性， 并建议了655Mbps最大速率和1．823Gbps无失真媒质上的理论极限速率。在两个标准 中都指定了与物理媒质无关的特性，这意味着只要媒质在指定的噪声边缘和歪斜容忍 范围内发送信号到接收器，接口都能正常工作。
B3G TDD系统MAC层高速串口的实现与仿真测试 整体架构设计
由于AP端和MT端MAC处理板的功能比较类似，只是MT端架构相对 简单一些 因此下面我们主要以AP端的MAC处理板的实现与测试为例进行分析。 MAC 协议层算法处理由软件组完成本，项目组负责硬件部分主要 负责MAC处理/接口板硬件平台的设计，主要任务如下：RocketIO 设 计与实现、Turbo 码解码器设计与实现、PCI 桥路设计与实现(64bit@ 66MHz) 、GigaEthernet 驱动等[19]。 设计AP 端MAC 接口/处理板硬件平台的思路如下； （1）以商业工控主板CPCI@6U 为核心设计集成解决方案； （2）自主设计符合AdvancedTCA 协议的前插板（有源母板）， 套接商业工控主 板连接RocketIO 总线； （3）有源母板带PCI 桥接器RocketIO 成帧器和RocketIO 的PHY 以及其他配套电路。
基于Xilinx FPGA高速串行接口的 设计与实现
Design and implementation of high-speed serial interface based on Xilinx FPGA
摘
要
在数字系统互连设计中，高速串行I／O技术取代传统的并行I／O技术成为当 前发展的趋势。与传统并行I／O技术相比，串行方案提供了更大的带宽、更 远的距离、更低的成本和更高的扩展能力，克服了并行I／O设计存在的缺陷。 在实际设计应用中，采用现场可编程门阵列(FPGA)实现高速串行接口是一种 性价比较高的技术途径。 Xilinx的最新一代FPGA芯片Virtex.5版本，是Virtex产品线的第五代产品，采 用先进的65nm三栅极氧化层工艺、新ExpressFabrie技术和ASMBL架构。 Virtex．5 LXT分别针对高速逻辑、数字信号处理、嵌入式处理和串行连接等 应用领域进行优化。与前一代FPGA相比， Virtex一5在性能和密度方面取得 了巨大进步：速度平均提高30％，容量增加65％，动态功耗降低35％，静态 功耗保持相同的低水平，占用面积减少45％。 Virtex ．5 LXT芯片内置了最 多24个RocketIO收发器，支持从100Mbps到3．75Gbps串行数据传输速率， 并支持目前流行的高速串行I／O接口标准。本文从时钟、复位、电源控制、 发送和接收逻辑等关键方面，论述了采用Virtex．5 LXT芯片内的Rocket—IO 实现高速串行传输接口设计。基于Xilinx ML505开发平台实现了高速串行数 据传输系统，重点说明了RocketIO特性和1．25Gbps高速串行传输的实现技 术。
定制MGT模块 运行 ISE6.1 开发环境选择Project -> New Source； 选择IP Coregen & Architecture Wizard 输入模块名称MGT_Module； 打开I/O Interface 文件夹选择RocketIO； 进入Select the transceiver 后选用用户自定义模式coustom ，定义数据宽度data width 为2 ；因为我们采用的为3.125Gbps 的数据传输速率(实际测试采用2Gbps) ，因此选择 时钟输入方式为BREFCLK/BREFCLK2 ，其他全部采用系统默认值。 进入Transmitter setup 设置后均采用默认值。 进入Receiver Comma Detect Setup 设置后也采用默认值。 进入Receiver setup 设置后选择8B/10B 编码不选择CRC。 进入Receiver Clock Correction Setup 后，设置时钟修正序列时钟修正序列长度为2 字 节修正序列为CLK_COR_SEQ_1_1 = 00110111100 CLK_COR_SEQ_1_2 = 00010010101。 进入Receiver Channel Bonding Setup 后设置通道绑定为0 即不采用通道绑定因为单通 道的串行收发器数据传输速率已经能满足系统传输要求。 点击完成即生成MGT 模块，模块名MGT_Module。 定制DCM 模块 选择 IP Coregen & Architecture Wizard 输入模块名称DCM_Module； 下一步打开Clocking 文件夹选择Single DCM； 在进入参数设置后选择本设计所需要的时钟参数和输入输出信号系统所要求的数据传 输速率为2Gbps 时钟倍频数为20 因此输入时钟频率设置成100MHz。 CLKIN Source 设置成Internal 即不需要自动分配全局时钟输入脚。 点击完成即生成DCM 模块模块名DCM_Module。
简单的单工LVDS接口连接图 Fig Simplex LVDS interface simple connected graph
CML技术简介
CML(Current Modc Logic)是继ECL、LVDS之后的又一种采用低电压差 分信号传输技术高速串行接口。该技术采用了低电压摆幅，差分信号传 输以及电流驱动模式，从而具有了高速度、低噪声、低功耗和低成本等 优点。CML串行数据传输速率一般在1Gbps一10Gbps，并且可以通过通 道绑定技术、制造工艺改善等方法，还可以达到更高速率。CML所具有 这些优点，尤其是其超高的数据传输能力使其应用需求大大增加，目前 数据传输速率超过2．5Gbps串行传输系统一般均采用CML技术。 CML主要有两种传输连接方式：DC耦合和AC耦合，如下图所示。当收 发两端器件使用相同电源时，CML到CML可以采用直流耦合方式，不用 添加任何器件；当收发两端器件采用不同电源时，一般要考虑交流耦合， 中间加耦合电容(注意这时选用的耦合电容要足够大，以避免在较长连0 或连1情况出现时，接收端差分电路口功能的时序后仿真图，可以从 图中看出，经过布局布线后，时钟和数据的对应关系稍有移位，但并不 影响功能的实现。
接收链路口的仿真测试
在XC5VLX50T中仿真接收链路口功能时。接收模块通过IBUFDS将输 入的差分数据和时钟转换成单端的数据和时钟。再通过两级缓冲机制 将接收到的LinkPort协议的数据进行拼接，从而得到8bit的并行数据 rxdata,而rxdata的值与链路口直接接收到的DDR的数据是相同的。从 下面的功能仿真图中，可以看到接收链路口所完成的功能是正确的。
对于链路口的接收部分，实际调试中需要与DSP进行配合调试，由DSP 链路口发送数据，FPGA模拟接收部分。在实际的调试中，链路几发送 的数据为4e4e4e4e和e4e4e4e4，下图为用chipscope软件进行抓图的 实际结果[18]。
实际硬件调试中的注意事项
在实际的硬件连接中，FPGA部分除了要把对应的管脚通过板上走线 与DSP对应的管脚连接起来，还要特别注意链路口时钟的管脚分配问 题。最好把时钟信号分配到BANK3和BANK4的全局时钟管脚上，这 样做时钟走线就可以通过全局时钟网络，获得更好的稳定性。
AP 端MAC 处理/接口板的整体框图