《数字电路计数器》PPT课件
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数字电路计数器
Q2Q1Q0
000 001 010 011
111 110 101 100
CP
Q0
二分频器 fcp/2
Q1
四分频器 fcp/4
Q2
八分频器 fcp/8
特点：用T’触发器构成，时钟下降沿触发最低位， 低位下降沿触发高位。
维阻D触发器构成的异步二进制加法计数器
Q0
Q1
Q2
DQ
__
Q2n1 D2 Q2n
(CP0 CP) (CP1 Q0 ) (CP2 Q1 )
状态转换真值表
CP Q2 Q1 Q0 00 0
1 0 0 1
2 0 1 0
3 0 1 1
4 1 0 0
5 1 0 1
6 1 1 0
7 1 1 1
8 0 0 0
状态转换图 时序图
1 1 1 1 2 1 1 0 3 1 0 1 4 1 0 0 5 0 1 1 6 0 1 0 7 0 0 1 8 0 0 0
状态转换图 时序图
Q2Q1Q0
000 111 110 101
001 010 011 100
CP
Q0
二分频器 f/2
Q1
二、二进制计数器
1.异步二进制加法计数器 边沿D触发器构成的异步二进制加法计数器
Q0
Q1
DQ CP
DQ
F0
F1
驱动方程
__
D0 Q0n
__
D1 Q1n
__
D2 Q2n
T /触发器
Q2 DQ F2
状态方程 （时钟方程）
__
Q0n D0 Q0n
《数字电路计数器》PPT课件
74LS90的级联扩展
2. 同步级联 这种方式一般是把各计数器的CP端连在一起接统一的
时钟脉冲，而低位计数器的进位输出送高位计数器的计数控 制(使能)端。
15.3.2 任意进制计数器的构成方法
集成计数器可以加适当反馈电路后构成任意模值计数器。
设计数器的最大计数值为N，若要得到一个模值为M(＜ N)的计数器，则只要在N进制计数器的顺序计数过程中， 设法使之跳过(N-M)个状态，只在M个状态中循环就可以了。 通常MSI计数器都有清0、置数等多个控制端，因此实现模 M计数器的基本方法有两种：
工作波形
0111
0110
0101
0100
0011
CP Q0 Q1 Q2 Q3
用反馈置数法构成九进制加法 计数器(2)
1
ET Q0 Q1 Q2 Q3 CO
1 EP
74LS161
CP ＞CP CR D0 D1 D2 D3 LD
1
11 10
LD CO
4位二进制计数器状态表
计数顺序
电路状态
Q3
Q2
Q1
0 0 000
X 0 X 计数状态
X0 X 0
情况一：计数时钟先进入CP0时的计数编码。
Q3
CP
Q0
CP0 2
CP1
Q2 5
Q1
Q3 Q2 Q1 CP1 Q0
000
0
000
1
001
0
001
1
十进 制数
0 1 2 3
Q3 Q2 Q1
000 001 010 011 100
010 010 011 011 100 100 000
04 15 06 17 08 19 00
计数器(Counter) 数电课件
市场上能买到的集成计数器一般为二进制和8421BCD码十进制计数器，如果需要其他 进制的计数器，可在现有的二进制或十进制集成计数器的基础上，利用其清零端或预置数 端，外加适当的门电路，从而构成按自然态序进行计数的N进制计数器。
2. N进制计数器的构成方法
Ⅰ. 用同步清零端或置数端归零构成N进制计数器
数器。 M通常又叫做计数器的容量，或计数器的计数长度。
3. 分类
Ⅰ. 计数器按计数进制可分为二进制计数器、十进制计数器和N进制计数器； Ⅱ. 按计数的增减趋势可分为加法计数器、减法计数器和可逆计数器；
Ⅲ. 按计数器中各触发器的状态翻转是否与计数脉冲同步分为同步计数器和异步计数器。
二、二进制计数器 1. 二进制同步计数器
CP0 CP
CP1 Q0n CP2 Q1n
CP3 Q0n
Q n 1 0
Q0n
Q n 1 1
Q3n Q1n
Q n 1 2
Q2n
Q n 1 3
Q2nQ1n
D触发器特性方程 ⑥. 驱动方程组
Qn1 D
D0 Q0n；
二进制同步减法计数器的级间连接规律 ①. 驱动方程组
T0 J0 K0 1；
T1 J1 K1 Q0n；
T2 J2 K2 Q1n Q0n；
L
L
Ti
Ji
Ki
Q Q n n i1 i2
L
Q1n Q0n
i 1
Q
n。
j
2. N进制计数器的构成方法
Ⅰ. 用同步清零端或置数端归零构成N进制计数器
数器。 M通常又叫做计数器的容量，或计数器的计数长度。
3. 分类
Ⅰ. 计数器按计数进制可分为二进制计数器、十进制计数器和N进制计数器； Ⅱ. 按计数的增减趋势可分为加法计数器、减法计数器和可逆计数器；
Ⅲ. 按计数器中各触发器的状态翻转是否与计数脉冲同步分为同步计数器和异步计数器。
二、二进制计数器 1. 二进制同步计数器
CP0 CP
CP1 Q0n CP2 Q1n
CP3 Q0n
Q n 1 0
Q0n
Q n 1 1
Q3n Q1n
Q n 1 2
Q2n
Q n 1 3
Q2nQ1n
D触发器特性方程 ⑥. 驱动方程组
Qn1 D
D0 Q0n；
二进制同步减法计数器的级间连接规律 ①. 驱动方程组
T0 J0 K0 1；
T1 J1 K1 Q0n；
T2 J2 K2 Q1n Q0n；
L
L
Ti
Ji
Ki
Q Q n n i1 i2
L
Q1n Q0n
i 1
Q
n。
j
数字电路说课计数器ppt课件
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说教学过程
(二)讲授新课
１精讲环节 （异步计数器（加计数））
“ 1” 1J
CP CP0 C1 1K
“ 1” Q0
1J CP1 C1
1K
(a)
“ 1”
CP
Q1
1J
Q2 Q0
CP2 C1
Q1
1K
Q2
CP1 CP2
(b)
三位二进制异步加法计数器的逻辑图和波形图(下降沿)Ffffff
异步高
频率/MHz 32 32 25 25 25 25
25
Ffffff
说教学过程
(二)讲授新课
１精讲环节 （74LS90）
计数 脉冲 CP
QA CP1 CP2
QB QC QD 74L S90
QA 最低 位 (L S B)
计数脉冲 M＝ 2
CP CP1
CP2
(a)
QB QC QD 最高 位 (MSB)
说教学过程
(二)讲授新课
１略讲环节 （异步计数器（加计数））
CP
1D CP CP0 C1
Q0
1D
CP1 C1 Q0
Q1
1D
CP2
C1
Q1
(a)
Q0
Q2
Q0
Q2
Q1 Q1
Q2
CP1 CP2 (b)
三位二进制异步加法计数器的逻辑图和波形图(下降沿)
Ffffff
说教学过程
(二)讲授新课
１略讲环节 （异步计数器（减计数））
(二)讲授新课
设计环节（74LS90）
QA QB QC QD CP
CP1 74LS90 CP2
S9(1) S9(2) R0(1) R0(2)
说教学过程
(二)讲授新课
１精讲环节 （异步计数器（加计数））
“ 1” 1J
CP CP0 C1 1K
“ 1” Q0
1J CP1 C1
1K
(a)
“ 1”
CP
Q1
1J
Q2 Q0
CP2 C1
Q1
1K
Q2
CP1 CP2
(b)
三位二进制异步加法计数器的逻辑图和波形图(下降沿)Ffffff
异步高
频率/MHz 32 32 25 25 25 25
25
Ffffff
说教学过程
(二)讲授新课
１精讲环节 （74LS90）
计数 脉冲 CP
QA CP1 CP2
QB QC QD 74L S90
QA 最低 位 (L S B)
计数脉冲 M＝ 2
CP CP1
CP2
(a)
QB QC QD 最高 位 (MSB)
说教学过程
(二)讲授新课
１略讲环节 （异步计数器（加计数））
CP
1D CP CP0 C1
Q0
1D
CP1 C1 Q0
Q1
1D
CP2
C1
Q1
(a)
Q0
Q2
Q0
Q2
Q1 Q1
Q2
CP1 CP2 (b)
三位二进制异步加法计数器的逻辑图和波形图(下降沿)
Ffffff
说教学过程
(二)讲授新课
１略讲环节 （异步计数器（减计数））
(二)讲授新课
设计环节（74LS90）
QA QB QC QD CP
CP1 74LS90 CP2
S9(1) S9(2) R0(1) R0(2)
数字电路课件——计数器
D0示…D的n：所数有据控加制载端端，，在可其能有Q的0…还Qn会：计数器输出端
上初有这加始载值自些的 。己控数独制据特端决的，定了控可计制以数端用的，一合个R理计D：利数清用器零端
提
CU实、现CD多：种分别进为制加计法数计。数
进位端和减法计数借位端。
示
第五章
6
5.1.2 二进制计数器
两个重要概念
▲ 引脚功能说明
S1、 S2：当S1 S2 = 1时计数器置“9”，即被置成1001状态，与CP无关。且优 先 级别最高。
RD1、RD2：当S1 S2 = 0时，RD1 RD2 = 1计数器清零。 Q3Q2Q1Q0：输出端
CP0、 CP1：双时钟输入端
2020/10/13
第五章 14
▲ 二—五—十进制计数器74LS90 逻辑图如图5.9所示。图中FF0构
n 位二进制计数器：
即由n 个触发器组成的二进制计数器。
计数器的模（计数容量）：
将n 位二进制计数器所对应的 2n=N
个有效状态，称为计数器的模。
若n=1，2，3…，则N=2，4，8…，相应的计数器称为模2计 数器，模4计数器和模8计数器。
2020/10/13
第五章
7
1. 同步二进制计数器
74LS161集成计数器
输出
Q0 Q1 Q2 Q3
0000 d0 d1 d2 d3
计数 保持 保持
74LS161是典 型的4位二进制同 步加法计数器， 异步清除。同于 74161。
第五章
8
（3）74LS161的功能与特点
0 0 1 1
0 0 0 0
2020/10/13
状态图
波形图
◆ 74LS161有异步置“0” 功能。当清除端RD 为低 电平时，无论其它各输
《电工电子技术》课件——计数器
&
Q3 Q2 Q1 Q0
RD
74LS161 CP
LD EP ET
1
Q3 Q2 Q1 Q0 0000
1010 1001
0001
0010
0011 0100
1000 0111
0110 0101
（二）集成计数器 74LS192
D C BO CO LD D D
74LS192
D
74LS192 是一个同步十进制可逆计数器。
计算并列状 态转换表。
功能描述。 作状态转移图。
写各触发器的 激励方程— —驱动方程。
写状态方程。
（一）同步时序电路分析方法
例：图所示电路，由两个JK触发器、一个异或门和一个与门组成， 是同步时序逻辑电路。对其分析如下：
（1）写出时钟方程、驱动方程：
时钟方程：CP0 = CP1 = CP↓
驱动方程：J0 = K0 = 1 J1 = K1 = X⊕Q0n
同步计数器
异步计数器
所有触发器的时 钟控制端相同
所有触发器同步 触发动作
触发器的时钟控制 端输入不同
所有触发器不是同 步触发动作
概述
相同时钟控制端的同步触发
不同时钟控制端的异步触发
概述
2. 计数器按计数器增减趋势，分为：
加法计数器
减法计数器
可逆计数器
在 CP 脉冲下 累加计数
在 CP 脉冲下 累减计数
当 X = 0 时，J1 = K1 = Q0n
当 X = 1 时，J1 = K1 = Q0n
Q
Q
Q
Q
（一）同步时序电路分析方法
例：图所示电路，由两个JK触发器、一个异或门和一个与门组成， 是同步时序逻辑电路。对其分析如下：
数字电路 第6章-(3)二进制十进制计数器PPT
n n
d.
Z
Qj
j 1
3
n
j 1
②电路实例
例1 分析图6.5.2所示电路的逻辑功能。
&
Q 3
1J C1 R 1K & R &
Z
Q2
1J C1 1K
Q 1
1J C1 R 1K
1
R
D
CP
图6.5.2 JKFF构成的3位二进制同步加法计数器
4
分析电路结构 写出三组方程 ：
a.各触发器的激励方程
1. 74LS160
Q CC Q 3 CR L D D 3
Q
2
Q
1
Q
0
P T
741 60
D 2 D 1 D 0
74LS160 模10： QCC=Q3Q0T，
CP
图6.5.11 74160的逻辑符号
19
表6.5.8 74160的功能表
n+1 n+1 n+1 n+1
CR 0 1
LD 1 0
P Ø Ø
T Ø Ø
模值M=2 ， 计数范围：0～2 -1 1.同步二进制计数器（由SSI构成） (1)加法计数器 每一位触发器在计数脉 冲作用下是否翻转，取 ①基本结构 决于比它低的所有位 a.CP1=CP2=…=CPn=CP （在计数脉冲到来之前） b.TFF形式 是否都处于1状态。 i 1 c.T1=1，Ti Q j (i 2,3, , n)
CP Ø
Q3 0 d3
Q2 0 d2
Q1 0 d1
Q0 0 d0
功
能
异步清0 同步并入
↑
1
1 1
1
d.
Z
Qj
j 1
3
n
j 1
②电路实例
例1 分析图6.5.2所示电路的逻辑功能。
&
Q 3
1J C1 R 1K & R &
Z
Q2
1J C1 1K
Q 1
1J C1 R 1K
1
R
D
CP
图6.5.2 JKFF构成的3位二进制同步加法计数器
4
分析电路结构 写出三组方程 ：
a.各触发器的激励方程
1. 74LS160
Q CC Q 3 CR L D D 3
Q
2
Q
1
Q
0
P T
741 60
D 2 D 1 D 0
74LS160 模10： QCC=Q3Q0T，
CP
图6.5.11 74160的逻辑符号
19
表6.5.8 74160的功能表
n+1 n+1 n+1 n+1
CR 0 1
LD 1 0
P Ø Ø
T Ø Ø
模值M=2 ， 计数范围：0～2 -1 1.同步二进制计数器（由SSI构成） (1)加法计数器 每一位触发器在计数脉 冲作用下是否翻转，取 ①基本结构 决于比它低的所有位 a.CP1=CP2=…=CPn=CP （在计数脉冲到来之前） b.TFF形式 是否都处于1状态。 i 1 c.T1=1，Ti Q j (i 2,3, , n)
CP Ø
Q3 0 d3
Q2 0 d2
Q1 0 d1
Q0 0 d0
功
能
异步清0 同步并入
↑
1
1 1
1
计数器课件PPT
个脉冲来时，进入新的计数周期。
计数器所累计的输入脉冲个数是：
N = Q3×23＋Q2×22＋Q1×21＋Q0×20
由于上述计数器在计数过程中各触发器是由低位到高位逐级翻 转，因此计数速度受到限制。
同步二进制可逆计数器
实用的同步二进制计数器广泛采用中规模集成计数器。 例如SN74193同步四位二进制可选择 若计数脉冲从CP1处输入，在QA端输出，则是一位二进
制计数器 ；
若计数脉冲从CP2处输入，在QD、QC 、QB端输出，则是五进制计数器；
若按上表中最后一栏方法接，则构成十进制计数器。 （3）置0、置9和计数选择
若R0（1）＝R0（2）＝1且S9（1）或S9（2）中任一端为0，则计数器清零；
A、B、C、D为数据输入端；QA、、QB、、QC 、QD是数码输出端；CP+和CP-分别 为加法与减法计数脉冲输入端；CR为置0端，LD为置数控制端。
十进制计数器 一、十进制的编码 用二进制数码表示十进制数的方法，称为二—十进制编码，简称BCD码。 8421BCD码是最常用也是最简单的一种十进制编码。 二、十进制加法计数器
作业二：电路如图所示，分析其逻辑功能，要求列出功能表，并 画出时序图（设初态为0）
若S9（1）＝S9（2）＝1，8421码连接时QDQCQBQA ＝1001，计数器置9；
若按功能表最下面四行任一行取值时，则进入计数工作状态。
(4)电源电压 4.5V ~ 5.5V，通常VCC＝5V 。
作业一：分析如图所示电路的逻辑功能，要求： （1）写出该电路各触发器的的时钟方程、驱动方程和状态方程； （2）列出功能表； （3）完成时序图； （4）说明C的作用和该电路的逻辑功能。
1．工作原理
先置Q3Q2Q1Q0 = 0000；第一个脉冲出现时，Q3Q2Q1Q0 = 0001；第二个脉冲 出现时，Q3Q2Q1Q0=0010；……；第八个脉冲出现时，Q3Q2Q1Q0 =1000；第九个 脉冲出现时，Q3Q2Q1Q0 =1001；第十个脉冲出现时，Q3Q2Q1Q0 = 0000，Q3输出
计数器所累计的输入脉冲个数是：
N = Q3×23＋Q2×22＋Q1×21＋Q0×20
由于上述计数器在计数过程中各触发器是由低位到高位逐级翻 转，因此计数速度受到限制。
同步二进制可逆计数器
实用的同步二进制计数器广泛采用中规模集成计数器。 例如SN74193同步四位二进制可选择 若计数脉冲从CP1处输入，在QA端输出，则是一位二进
制计数器 ；
若计数脉冲从CP2处输入，在QD、QC 、QB端输出，则是五进制计数器；
若按上表中最后一栏方法接，则构成十进制计数器。 （3）置0、置9和计数选择
若R0（1）＝R0（2）＝1且S9（1）或S9（2）中任一端为0，则计数器清零；
A、B、C、D为数据输入端；QA、、QB、、QC 、QD是数码输出端；CP+和CP-分别 为加法与减法计数脉冲输入端；CR为置0端，LD为置数控制端。
十进制计数器 一、十进制的编码 用二进制数码表示十进制数的方法，称为二—十进制编码，简称BCD码。 8421BCD码是最常用也是最简单的一种十进制编码。 二、十进制加法计数器
作业二：电路如图所示，分析其逻辑功能，要求列出功能表，并 画出时序图（设初态为0）
若S9（1）＝S9（2）＝1，8421码连接时QDQCQBQA ＝1001，计数器置9；
若按功能表最下面四行任一行取值时，则进入计数工作状态。
(4)电源电压 4.5V ~ 5.5V，通常VCC＝5V 。
作业一：分析如图所示电路的逻辑功能，要求： （1）写出该电路各触发器的的时钟方程、驱动方程和状态方程； （2）列出功能表； （3）完成时序图； （4）说明C的作用和该电路的逻辑功能。
1．工作原理
先置Q3Q2Q1Q0 = 0000；第一个脉冲出现时，Q3Q2Q1Q0 = 0001；第二个脉冲 出现时，Q3Q2Q1Q0=0010；……；第八个脉冲出现时，Q3Q2Q1Q0 =1000；第九个 脉冲出现时，Q3Q2Q1Q0 =1001；第十个脉冲出现时，Q3Q2Q1Q0 = 0000，Q3输出
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04 15 06 17 08 19 00
结论：上述连接方式形成 8421 码。
情况 二： 计数时钟先进入CP1时的计数编码。
CP CP1
Q3
Q2 5
Q1
Q0 CP0 2
Q3 Q2 Q1
Q0 Q3 Q2 Q1 CP0
0000 0001 0010 0011
十进 制数
0 1 2 3
000
0100
4
001
1000
5
010
1001
6
011
100
1010
预置数据输入
EP ET CP D3 D2 D1 D0
× × × ××××
××
↑
D3 D2 D1 D0
0
× × ××××
×
0
× ××××
CO=ET•Q3Q2Q1Q0
输出
计数
进 位
Q3 Q2 Q1 Q0 CO 00 0 0 0
D3 D2 D1 D0 *
保持
*
保持
0
1
1
1
1
↑ ××××
计数
*
•异步清零
Q n+1 3
同步十进制加法集成计数器74160的功能 表同74161，只是其计数进制为十进制
（三）十进制可逆集成计数器74LS192
(MSB)
QD CP£CP+
QC QB QA
74LS192
OC OB
Cr D C B A LD
逻辑符号
功能表
特点：
①双时钟输入CP+ 、CP-，上升沿有效。 ②异步清0端Cr， 高电平有效。 ③异步预置控制端LD ，低电平有效。 ④进位输出OC、借位输出OB分开。
第15讲 计数器
15-1 概述 15-2 集成计数器 15-3 集成计数器构成任意进制计数器
15-1 概 述
1、计数器的逻辑功能 计数器的基本功能是对输入时钟脉冲进行计数。它也
可用于分频、定时、产生节拍脉冲和脉冲序列及进行数 字运算等等。
2、计数器的分类 •按脉冲输入方式，分为同步和异步计数器 •按进位体制，分为二进制、十进制和任意进制计数器 •按逻辑功能，分为加法、减法和可逆计数器
16 15 14 13 12 11 10 9
ET
74LS161
EP
74LS161
CO
CPБайду номын сангаас
LD
12345678
CR CP D0 D1 D2 D3 EP GND (a) 引脚排列图
CR D0 D1 D2 D3 (b) 逻辑功能示意图
清零 预置
CR LD
0×
1
0
1
1
1
1
74LS161逻辑功能表
输入
使能
时钟
功能示意图
Q0
J Q0 K
Q1
Q2
J Q1 K
J Q2 K
CP0
CP1
Q3
J Q3 K Q3
CP0 Q0 Q1 Q2 Q3
74LS90
CP1 R 0(1) S 9(1)
R 0(2) S 9(2)
R 0(1)
R 0(2)
归纳：
S 9(1)
1. 74LS 90在“计数状态”或“清零 状态”时，均要求S 9(1)和S 9(2)中 至少有一个必须为“0”。
J Q0 K
Q1
Q2
J Q1 K
J Q2 K
Q3
J Q3 K Q3
CP0
CP1
R 0(1)
R 0(2)
S 9(1)
S 9(2)
74LS90 内部含有两个独立的 计数电路：一个是模 2 计数器
(CP0为其时钟，Q0为其输出端)，另一个是模 5 计数器(CP1为 其时钟，Q3Q2Q1为其输出端)。 外部时钟CP是先送到CP0还 是先送到CP1，在Q3Q2Q1Q0这四 个输出端会形成不同的码制。
(2)时序图 CR
LD
D0
0
D1
0
D2
1
D3
CP
1
EP
ET 0 0 1 0 1 0 1 0 0 0 0 0
Q0 Q1 Q2
0 0 0 1 1 0 0 1 11 1 1 0 1 1 1 1 0 0 0 00 0 0
Q3 0 1 1 1 1 0 0 0 0 0 0 0
CO
异步清零 同步预置
计数
保持
CO=ET•Q3Q2Q1Q0
（二）同步十进制加法集成计数器74160
VCC CO Q0 Q1 Q2 Q3 ET LD
Q0 Q1 Q2 Q3
16 15 14 13 12 11 10 9
ET
74LS160
EP
74LS160
CO
CP
LD
12345678
CR CP D0 D1 D2 D3 EP GND (a) 引脚排列图
CR D0 D1 D2 D3 (b) 逻辑功能示意图
0 0 000
X 0 X 计数状态
X0 X 0
情况一：计数时钟先进入CP0时的计数编码。
Q3
CP
Q0
CP0 2
CP1
Q2 5
Q1
Q3 Q2 Q1 CP1 Q0
000
0
000
1
001
0
001
1
十进 制数
0 1 2 3
Q3 Q2 Q1
000 001 010 011 100
010 010 011 011 100 100 000
CP0 NC Q0 Q3 GND Q1 Q2 14 13 12 11 10 9 8
74LS90
123 456 7 CP1 R 0(1) R 0(2) NC VCC S 9(1) S 9(2)
74LS 90管脚分布图
CP0 Q0 Q1 Q2 Q3
74LS90
CP1R 0(1) S 9(1)
R 0(2) S 9(2)
Q n+1 2
Q n+1 1
Q0n+1 ＝0000
•同步并行预置数据
＝ Q Q Q Q n+1 n+1 n+1 n+1
3
2
1
0
D3 D2 D1D0
•保持原有状态不变
Q ＝Q Q Q Q n+1 n+1 n+1 n+1
3
2
1
0
n 3
Q 2n
Q1n Q0 n
•计数
在CP上升沿，进行同步4位二进制加法计数。
14.2.1 同步计数器 15-2 集成计数器
同步计数器的特点：在同步计数器内部，各个触发器都受同一时 钟脉冲——输入计数脉冲的控制，因此，它们状态的更新几乎是 同时的，故被称为 “ 同步计数器 ”。
（一）同步二进制加法集成计数器74161
VCC CO Q0 Q1 Q2 Q3 ET LD
Q0 Q1 Q2 Q3
S 9(2) 74LS 90功能表
R 0(1) R 0(2) S 9(1) S 9(2) Q3 Q2 Q1 Q0 X X 1 1 1 001 1 1 0 X 0 000
2. 只有在R0(1)和R0(2)同时为 “1” 时，它才进入“清零状态”；
否则 它必定处于“计数状
态”。
11X
0X 0 0X X X0 0
15.2.2 异步计数器
异步计数器的特点：在异步计数器内部，有的 触发器直接受输入计数脉冲控制，有的触发器 则是把其它触发器的输出信号作为自己的时钟 脉冲，因此各个触发器状态变换的时间先后不 一，故被称为“ 异步计数器 ”。
（Ⅰ） 二 - 五 - 十进制计数器 74LS90
A、结构和工作原理简介
Q0