EDA工具手册约束管理器分册
手册大全--candence使用手册仿真分册
Candence使用手册_仿真分册前言PCB仿真Cadence软件是我们公司统一使用的原理图设计、PCB设计、高速仿真的EDA工具。
进行仿真工作需要有很多方面的知识，须对高速设计的理论有较全面的认识，并对具体的单板原理有一定的了解，还需具备仿真库的相关知识等。
在这个分册中仅对仿真软件的使用进行较详细的阐述，还介绍高速设计的一些相关理论，仿真过程是基于Allegro SPB 15.7的PCB SI模块进行的。
其他知识，如仿真库的知识、约束管理器等请参阅专门的使用手册。
在此非常感谢网络南研 EDA和本部 EDA对此手册的支持。
第一章高速设计与PCB仿真流程本章介绍高速PCB仿真设计的基础知识和重要意义，并介绍基于Cadence 的Allegro SPB15.7的PCB仿真流程。
1.1高速信号与高速设计随着通信系统中逻辑及系统时钟频率的迅速提高和信号边沿不断变陡，PCB的走线和板层特性对系统电气性能的影响也越发显著。
对于低频设计,走线和板层的影响要求不高甚至可以完全忽略不计。
当频率超过 50MHz时，PCB走线则必须以传输线考虑，而在评定系统性能时也必须考虑 PCB 板材的电参数影响。
当系统时钟频率达到120MHz及更高时，就只能使用高速电路设计方法，否则基于传统方法设计的PCB将无法工作。
因此，高速电路设计技术已经成为电子系统设计师必须采取的设计手段，只有通过使用高速电路设计师的设计技术，才能实现设计过程的可控性。
高速系统的设计必须面对互连延迟引起的时序问题以及串扰、传输线效应等信号完整性问题。
通常认为如果数字逻辑电路的频率达到或者超过45MHZ~50MHZ，而且工作在这个频率之上的电路占整个电子系统的一定份量（比如说１／３），就称为高速电路。
实际上，信号边沿的谐波频率比信号本身的频率高，是信号快速变化的上升沿与下降沿（或称信号的跳变）引发了信号传输的非预期结果。
因此，通常约定如果线传播延时大于1/2数字信号驱动端的上升时间，则认为此类信号是高速信号并产生传输线效应，见图1－1所示。
集成电路设计EDA工具应用作业指导书
集成电路设计EDA工具应用作业指导书第1章 EDA工具概述 (5)1.1 EDA工具发展历程 (5)1.2 EDA工具在集成电路设计中的作用 (5)1.3 常用EDA工具简介 (6)第2章集成电路设计流程 (6)2.1 设计准备阶段 (6)2.1.1 需求分析 (6)2.1.2 技术选型 (6)2.1.3 设计规划 (6)2.1.4 电路架构设计 (6)2.2 设计实现阶段 (6)2.2.1 电路设计 (7)2.2.2 仿真验证 (7)2.2.3 布局布线 (7)2.2.4 版图设计 (7)2.3 设计验证阶段 (7)2.3.1 功能验证 (7)2.3.2 时序验证 (7)2.3.3 电源完整性分析 (7)2.3.4 热分析 (7)2.4 设计后处理阶段 (7)2.4.1 版图检查 (7)2.4.2 后仿真分析 (7)2.4.3 生产数据 (7)2.4.4 文档编写 (7)第3章数字集成电路设计 (7)3.1 数字电路设计基础 (8)3.1.1 数字逻辑元件 (8)3.1.2 组合逻辑电路设计 (8)3.1.3 硬件描述语言（HDL） (8)3.2 逻辑合成与优化 (8)3.2.1 逻辑合成 (8)3.2.2 逻辑优化 (8)3.2.3 EDA工具在逻辑合成与优化中的应用 (8)3.3 时序分析 (8)3.3.1 时序分析基础 (9)3.3.2 时序约束与优化 (9)3.3.3 EDA工具在时序分析中的应用 (9)3.4 电源网络设计 (9)3.4.1 电源网络设计基础 (9)3.4.2 电源网络设计方法 (9)3.4.3 EDA工具在电源网络设计中的应用 (9)第4章模拟集成电路设计 (9)4.1 模拟电路设计基础 (9)4.1.1 模拟电路概述 (9)4.1.2 模拟电路设计流程 (9)4.1.3 模拟电路设计方法 (9)4.2 模拟电路仿真 (9)4.2.1 仿真概述 (10)4.2.2 仿真工具与流程 (10)4.2.3 仿真参数设置与优化 (10)4.3 模拟电路布局与布线 (10)4.3.1 布局与布线概述 (10)4.3.2 布局设计 (10)4.3.3 布线设计 (10)4.4 模拟电路后处理 (10)4.4.1 后处理概述 (10)4.4.2 版图检查与修正 (10)4.4.3 后仿真与功能验证 (10)4.4.4 生产工艺与封装 (10)第5章混合信号集成电路设计 (10)5.1 混合信号电路设计基础 (10)5.1.1 混合信号电路概述 (11)5.1.2 混合信号电路设计流程 (11)5.1.3 混合信号电路关键功能指标 (11)5.2 混合信号电路仿真 (11)5.2.1 仿真方法 (11)5.2.2 仿真工具 (11)5.2.3 仿真步骤 (12)5.3 混合信号电路布局与布线 (12)5.3.1 布局与布线概述 (12)5.3.2 布局与布线原则 (12)5.3.3 布局与布线工具 (12)5.4 混合信号电路后处理 (12)5.4.1 后处理概述 (12)5.4.2 后处理流程 (12)5.4.3 后处理工具 (13)第6章射频集成电路设计 (13)6.1 射频电路设计基础 (13)6.1.1 射频信号特性 (13)6.1.2 射频电路元件 (13)6.1.3 射频电路拓扑 (13)6.2 射频电路仿真 (13)6.2.1 电路仿真原理 (13)6.2.2 仿真工具及参数设置 (13)6.2.3 仿真结果分析 (14)6.3 射频电路布局与布线 (14)6.3.1 布局原则 (14)6.3.2 布线技巧 (14)6.3.3 射频电路版图设计 (14)6.4 射频电路后处理 (14)6.4.1 参数提取 (14)6.4.2 功能评估 (14)6.4.3 优化策略 (14)第7章系统级集成电路设计 (14)7.1 系统级电路设计基础 (14)7.1.1 设计流程概述 (15)7.1.2 设计规范与要求 (15)7.1.3 顶层模块划分 (15)7.1.4 通信协议与接口设计 (15)7.2 系统级电路仿真 (15)7.2.1 仿真工具与流程 (15)7.2.2 仿真模型与参数设置 (15)7.2.3 功能仿真与功能仿真 (15)7.2.4 仿真结果分析 (15)7.3 系统级电路布局与布线 (15)7.3.1 布局布线概述 (15)7.3.2 布局布线策略与方法 (15)7.3.3 布局布线工具与流程 (16)7.3.4 布局布线优化与后处理 (16)7.4 系统级电路后处理 (16)7.4.1 后处理概述 (16)7.4.2 版图检查与修正 (16)7.4.3 参数提取与后仿真 (16)7.4.4 设计交付与生产 (16)第8章设计验证与测试 (16)8.1 功能验证 (16)8.1.1 验证目的 (16)8.1.2 验证方法 (16)8.1.3 验证步骤 (16)8.2 时序验证 (17)8.2.1 验证目的 (17)8.2.2 验证方法 (17)8.2.3 验证步骤 (17)8.3 功耗验证 (17)8.3.1 验证目的 (17)8.3.2 验证方法 (17)8.3.3 验证步骤 (17)8.4 DFT与测试 (18)8.4.1 DFT（Design for Testability）设计 (18)8.4.2 测试方法 (18)8.4.3 测试步骤 (18)第9章设计收敛与优化 (18)9.1 设计收敛策略 (18)9.1.1 确定设计目标 (18)9.1.2 分阶段收敛 (18)9.1.3 迭代优化 (18)9.1.4 设计收敛监控 (19)9.2 逻辑合成优化 (19)9.2.1 逻辑简化 (19)9.2.2 逻辑层次优化 (19)9.2.3 时序优化 (19)9.2.4 功耗优化 (19)9.3 布局与布线优化 (19)9.3.1 布局优化 (19)9.3.2 布线优化 (19)9.3.3 热点分析与优化 (19)9.4 电源网络优化 (19)9.4.1 电源规划 (19)9.4.2 电源网络分割 (19)9.4.3 电源网络优化算法 (20)9.4.4 电源噪声分析与控制 (20)第10章 EDA工具在特定领域应用 (20)10.1 EDA工具在嵌入式系统设计中的应用 (20)10.1.1 硬件描述语言（HDL）设计 (20)10.1.2 仿真验证 (20)10.1.3 逻辑综合 (20)10.1.4 布局布线 (20)10.2 EDA工具在人工智能芯片设计中的应用 (20)10.2.1 高层次综合 (21)10.2.2 基于FPGA的加速 (21)10.2.3 数据流优化 (21)10.3 EDA工具在物联网芯片设计中的应用 (21)10.3.1 低功耗设计 (21)10.3.2 射频设计 (21)10.3.3 系统集成 (21)10.4 EDA工具在汽车电子设计中的应用 (21)10.4.1 功能安全 (21)10.4.2 硬件在环仿真 (21)10.4.3 系统级设计 (22)第1章 EDA工具概述1.1 EDA工具发展历程电子设计自动化（Electronic Design Automation，EDA）工具起源于20世纪60年代，集成电路（Integrated Circuit，IC）技术的飞速发展，EDA工具逐渐成为集成电路设计领域不可或缺的辅助工具。
EDA工具手册约束管理器分册
EDA工具手册约束管理器分册目录第一章约束管理器介绍 (4)1.1约束管理器简介 (4)1.2约束管理器界面简介 (8)1.2.1worksheet selector (8)1.2.2用户接口 (9)1.2.3View选项 (9)1.3启动约束管理器 (11)第2章OBJECTS介绍 (12)2.1P IN-P AIRS (13)2.1.1Pin-Pair规则 (14)2.2N ETS和X NETS (14)2.3B USES (15)2.4M ATCH G ROUPS (15)2.4.1如何确定target pin pair (16)2.4.2相对/匹配的群组规则 (16)2.5D IFF P AIRS (16)2.5.1差分对工作表 (17)2.5.2差分计算器（Differential Calculator）的使用方法 (19) 2.5.3差分对规则 (19)2.6D ESIGNS AND S YSTEMS (20)第3章设置网络的走线约束 (21)3.1.1设置网络的最大最小传输延迟 (21)3.1.2设置网络相对传输延迟 (24)3.1.3设置差分对约束 (26)3.1.4查看网络规范格式和物理格式 (28)第4章设置网络的时序和信号完整性约束 (30)4.1设置时序约束 (30)4.2设置信号完整性约束 (32)4.2.1设置电气属性约束 (32)4.2.2设置反射属性约束 (33)第5章电子约束创建和应用 (35)5.1创建ECS ET (35)5.2指定ECS ET给网络 (40)5.3不考虑ECS ET的缺省约束值 (41)5.4在原理图中查看ECS ET (41)第6章ECOS实现 (43)6.1在原理图中增加网络 (43)6.2在原理图中修改约束 (45)6.3在约束管理器中修改约束 (46)6.4在约束管理器中删除约束 (46)6.5在原理图中重新命名网络 (47)第7章在原理图和PCB之间同步约束 (50)7.1从原理图中输出约束 (50)7.2在PCB D ESIGN中查看和添加约束 (50)7.3在原理图中导入并查看约束 (51)7.4在PCB和原理图之间同步约束的两种模式 (52) 7.4.1用原理图中的约束重写PCB中的约束 (53) 7.4.2在原理图中导入PCB中变更的约束 (56)第8章约束分析 (58)8.1查看工作表单元格和对象 (58)8.2定制约束、定制测量和定制激励 (59)8.2.1定制约束 (59)8.2.1.1 用户定义的属性 (59)8.2.1.2 约束的定制测量 (59)第9章SCHEDULING NETS (61)9.1S CHEDULING N ETS (61)9.2S CHEDULING N ETS-R EVISITED (65)第10章相对传输延迟 (68)第11章MATCH DELAY (73)第12章解决DRC冲突 (74)第13章约束管理器 (76)13.1层次设计中的电子约束 (76)第一章约束管理器介绍约束管理器是一个交叉的平台，以工作簿和工作表的形式在Cadence PCB设计流程中用于管理所有工具的高速电子约束。
candence使用手册仿真分册实用手册
Candence使用手册_仿真分册前言PCB仿真Cadence软件是我们公司统一使用的原理图设计、PCB设计、高速仿真的EDA工具。
进行仿真工作需要有很多方面的知识，须对高速设计的理论有较全面的认识，并对具体的单板原理有一定的了解，还需具备仿真库的相关知识等。
在这个分册中仅对仿真软件的使用进行较详细的阐述，还介绍高速设计的一些相关理论，仿真过程是基于Allegro SPB 15.7的PCB SI模块进行的。
其他知识，如仿真库的知识、约束管理器等请参阅专门的使用手册。
在此非常感谢网络南研 EDA和本部 EDA对此手册的支持。
第一章高速设计与PCB仿真流程本章介绍高速PCB仿真设计的基础知识和重要意义，并介绍基于Cadence 的Allegro SPB15.7的PCB仿真流程。
1.1高速信号与高速设计随着通信系统中逻辑及系统时钟频率的迅速提高和信号边沿不断变陡，PCB的走线和板层特性对系统电气性能的影响也越发显著。
对于低频设计,走线和板层的影响要求不高甚至可以完全忽略不计。
当频率超过 50MHz时，PCB走线则必须以传输线考虑，而在评定系统性能时也必须考虑 PCB 板材的电参数影响。
当系统时钟频率达到120MHz及更高时，就只能使用高速电路设计方法，否则基于传统方法设计的PCB将无法工作。
因此，高速电路设计技术已经成为电子系统设计师必须采取的设计手段，只有通过使用高速电路设计师的设计技术，才能实现设计过程的可控性。
高速系统的设计必须面对互连延迟引起的时序问题以及串扰、传输线效应等信号完整性问题。
通常认为如果数字逻辑电路的频率达到或者超过45MHZ~50MHZ，而且工作在这个频率之上的电路占整个电子系统的一定份量（比如说１／３），就称为高速电路。
实际上，信号边沿的谐波频率比信号本身的频率高，是信号快速变化的上升沿与下降沿（或称信号的跳变）引发了信号传输的非预期结果。
因此，通常约定如果线传播延时大于1/2数字信号驱动端的上升时间，则认为此类信号是高速信号并产生传输线效应，见图1－1所示。
手册大全--candence使用手册仿真分册
Candence使用手册_仿真分册前言PCB仿真Cadence软件是我们公司统一使用的原理图设计、PCB设计、高速仿真的EDA工具。
进行仿真工作需要有很多方面的知识，须对高速设计的理论有较全面的认识，并对具体的单板原理有一定的了解，还需具备仿真库的相关知识等。
在这个分册中仅对仿真软件的使用进行较详细的阐述，还介绍高速设计的一些相关理论，仿真过程是基于Allegro SPB 15.7的PCB SI模块进行的。
其他知识，如仿真库的知识、约束管理器等请参阅专门的使用手册。
在此非常感谢网络南研 EDA和本部 EDA对此手册的支持。
第一章高速设计与PCB仿真流程本章介绍高速PCB仿真设计的基础知识和重要意义，并介绍基于Cadence 的Allegro SPB15.7的PCB仿真流程。
1.1高速信号与高速设计随着通信系统中逻辑及系统时钟频率的迅速提高和信号边沿不断变陡，PCB的走线和板层特性对系统电气性能的影响也越发显著。
对于低频设计,走线和板层的影响要求不高甚至可以完全忽略不计。
当频率超过 50MHz时，PCB走线则必须以传输线考虑，而在评定系统性能时也必须考虑 PCB 板材的电参数影响。
当系统时钟频率达到120MHz及更高时，就只能使用高速电路设计方法，否则基于传统方法设计的PCB将无法工作。
因此，高速电路设计技术已经成为电子系统设计师必须采取的设计手段，只有通过使用高速电路设计师的设计技术，才能实现设计过程的可控性。
高速系统的设计必须面对互连延迟引起的时序问题以及串扰、传输线效应等信号完整性问题。
通常认为如果数字逻辑电路的频率达到或者超过45MHZ~50MHZ，而且工作在这个频率之上的电路占整个电子系统的一定份量（比如说１／３），就称为高速电路。
实际上，信号边沿的谐波频率比信号本身的频率高，是信号快速变化的上升沿与下降沿（或称信号的跳变）引发了信号传输的非预期结果。
因此，通常约定如果线传播延时大于1/2数字信号驱动端的上升时间，则认为此类信号是高速信号并产生传输线效应，见图1－1所示。
EDA 软件 说明书
12．安装完成可通过界面配置安装产品，如下：
15
13．出现以下画面，选择 OK 继续： 14．出现以下画面，点击“Select All”，选择 OK 继续：
16
15．根据实际需求选择相关配置信息，若干分钟后完成安装：
16．进入安装目录，建立链接：
17
17．若需要运行安装程序，则运行： 18．若有补丁需要更新，在安装界面选择“Update Installed Products”，后续步骤与安 装类似，具体过程略：
2．进入安装程序，如下；首先，指定安装包文件存放路径：
3．第二步，选择安装版本：
3
4．第三步，指定 ID、管理员名称及管理员联系信息等内容： 5．第四步，选择准备安装的产品内容、产品安装平台： 6．第五步，最后确认安装路径、安装文件大小等相关信息：
4
7．第六步，完成安装：
8．安装完成后修改.cshrc 文件，添加以下内容：
1．将可执行文件 copy 到安装目录： 2．更改文件权限为可执行： 3．运行安装文件：
26
4．选择安装路径： 5．修改配置文件：
27
6．启动程序： $source .cshrc $caliber –gui
7．完成。 六、License 环境变量：
1．Cadence 私有环境变量 DS_LIC_FILE
5
9．激活.cshrc 文件，并运行 dc_shell：
10．完成。 第三阶段：STAR-RCXT 安装
1．创建安装文件夹，将安装文件 copy 到安装文件夹： 2．进入安装文件夹，解压缩：
6
3．进入安装程序：
7
4．完成安装：
5．修改配置文件（打开、激活等步骤略）： 完成。 第四阶段：HSPICE 安装
常用EDA工具介绍
EDA工具介绍VHDL/Verilog-HDL Simulator（仿真工具）Active-HDL 美国Aldec公司VHDL/Verilog-HDL Simulator（仿真工具），图形输入工具ModelSim/Renoir 美国Mentor Graphics公司VHDLSimulator（仿真工具）MyVHDL Station 美国MyCAD公司Cycle Base・Simulator（仿真工具）（Verilog-HDL ）TauSim 美国Tau Simulation公司Hardware Accelerator ARES 美国IKOS Systems公司Static Timming 解析工具EinsTimer 美国IBM公司逻辑Simulator(仿真) System Explore 美国Aptix公司Xcite 美国Axis Systems公司VirtuaLogic 美国IKOS Systems公司VIVACE 美国Mentor Graphics公司Static Timming 解析工具（Digital-数字）PacifIC 美国CadMOS Design Technology公司功耗解析/最优化工具（RTL）WattSmith 美国Sente公司電源线宽设计工具，功耗解析工具PowerPlanner/RealPower 美国IOTA Technology公司逻辑验证工具（测试向量生成）Specman Elite 美国Verisity Design公司C/C++/测试开发工具System Modeler 美国TransModeling公司CODE・COVERAGE工具，状態COVERAGE工具Verification Navigator/StateNavigator美国TransEDA公司Formal・Verifier（等价性评价）BoolesEye 美国IBM公司Tuxedo 美国Verplex Systems公司HDL调试工具Debussy 美国Novas Software公司电路合成工具（带有最优化配置功能）Envisia Ambit synthesis(BuildGates)美国Cadence DesignSystems公司电路合成工具，行为级合成工具（VHDL编程）BooleDozer 美国IBM公司行为级合成工具（C语言编程）A|RT Designer 美国Frontier Design公司High Level电路合成工具eXplorations Tools 美国Explorations公司Design Planning 工具ChipBench 美国IBM公司TeraForm 美国Tera Systems公司System Level(系统级)设计工具Cierto product family 美国Cadence Design Systems公司Digital-数字回路设计工具eProduct Designer 美国Viewlogic Systems公司电路图Editor，逻辑Simulator（仿真工具）MyLogic Station 美国MyCAD公司VHDL模拟工具和VCS模拟工具VSS、VCS Synopsys公司电路综合工具Synthesis Synopsys公司模拟/数.模混合信号电路设计EDA工具模拟电路Simulator（仿真工具）T-Spice Pro美国Tanner Research公司SmartSpice美国Silvaco International公司Eldo 美国Mentor Graphics 公司混合信号・Simulator（仿真工具）ICAP/4 美国intusoft 公司混合信号・Simulator（仿真工具），RF电路Simulator （仿真工具），Analog Macro Library ADVance，CommLib美国Mentor Graphics 公司Static Noise 解析工具（混合信号）SeismIC 美国CadMOS Design Technology 公司Model Generator（模拟）NeoCell 美国Neolinear公司模拟电路设计工具MyAnalogStation美国MyCAD 公司电路仿真工具Star-HspiceStar-SimStar-TimeAvanti公司Hard/Soft协调设计EDA工具Hard/Soft协调设计工具Cierto VCC Environment 美国Cadence Design Systems 公司ArchGen 美国CAE Plus 公司eArchitect 美国Viewlogic Systems公司Hard/Soft协调验证工具SeamlessCVE 美国Mentor Graphics 公司LSI Layout设计EDA工具寄生电容/阻抗提取工具DISCOVERY 美国Silvaco International公司寄生电容/寄生阻抗提取工具，延迟计算工具SWIM/InterCal 美国Aspec Technology公司寄生电容/阻抗提取工具，回路Simulator（仿真工具），Layout 变换工具Spicelink，Ansoftlinks 美国Ansoft公司Model Generator CLASSIC-SC 美国Cadabra Design Automation公司Layout设计工具（带有电路合成功能）Blast Fusion 美国Magma Design Automation公司Layout设计工具DOLPHIN美国Monterey DesignSystems公司L-Edit Pro 美国Tanner Research公司MyChip Station 美国MyCAD公司CELEBRITY美国Silvaco International公司相位Shift Mask设计工具，OPC设计工具，Mask测试工具iN-Phase/TROPiC/CheckIt美国Numerical Tecnologies公司版图寄生参数提取工具Star-RC Avanti公司测试设计EDA工具Test - Pattern 变换工具TDS iBlidge/SimValidator 美国Fluence Technology 公司Test 设计工具TestBench 美国IBM 公司TDX 美国Fluence Technology 公司Test 解析工具（混合信号）Test Designer 美国intusoft 公司Designer/Ensemble Systems公司封装(Package)用温度解析工具Hybrid Thermal 美国Ansoft公司封装(Package)用寄生电容/寄生阻抗提取工具Turbo Package Analyzer 美国Ansoft公司其他的工具AC/DC设计・解析工具MotorExpert 韓国jasontech公司工艺・Simulator（仿真工具）ATHENA 美国Silvaco International 公司器件・Simulator（仿真工具）ATLAS 美国Silvaco International 公司器件模拟工具工艺模拟工具MediciDavinciTSUPREMAvanti公司。
典型EDA开发工具介绍
MAX+plus Ⅱ的编译过程大致如下：
(1) 按前所述步骤，调出现行源程序的编辑窗，将源程序 调入并显示在编辑窗中。
(2) 选择File选项，光标移至子菜单的Project项停留几秒种， 屏幕上又会出现下一级菜单，如图6-11所示。
图6-11 工程文件设置菜单
(3) 选择图6-11所示下一级菜单的Name项，就会出现工程名 (Project name)对话框，输入程序名，如counter或用光标点击左 下角框内的现有工程文件counter，就可以确定当前的工程文件 名，然后点击OK按钮结束工程文件名设置。
(1) 输入工具。一般较常用的输入方式有文本输入、原理图 输入两种，它们在一般的开发软件和芯片制造商提供的集成开 发环境中都有，而有些软件还支持波形输入和状态图输入，有 的编辑器还带有语法模板，支持语法纠错。HDL Turbo Writer 是一款很好的VHDL/Verilog的编辑器，能转换大小写、缩进、 折叠，格式编排很方便。Visual VHDL/Verilog这款编辑器还支 持流程图输入，并能将流程图转换成VHDL/Verilog代码。
目前，在业界中受到好评的综合工具主要由以下几家公司所 开发：Synopsys公司、Mentor Graphics公司和Synplicity公司。 Synopsys公司出品的综合工具较多，如FPGA Express、FPGA Complier、Design Complier等，其综合优化能力也处于领先地位。 Synopsys公司支持的HDL语言子集比较完整，还提供一个设计元 件库，这个库包含许多元件的不同实现方案，可以让用户随意 调用。Mentor Graphics公司的Leonardo Spectrum也是一款非常优 秀的综合器，它不仅支持众多的FPGA/CPLD器件，也支持ASIC 的开发。其各项设置约束功能强大，具备RTL级和门级电路查看 功能并以彩色显示，具备智能分页显示功能，支持多种输出网 表格式，同时也能调用其他FPGA厂家的布线器。
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目录第一章约束管理器介绍 (4)1.1约束管理器简介 (4)1.2约束管理器界面简介 (8)1.2.1worksheet selector (8)1.2.2用户接口 (9)1.2.3View选项 (9)1.3启动约束管理器 (11)第2章OBJECTS介绍 (12)2.1P IN-P AIRS (13)2.1.1Pin-Pair规则 (14)2.2N ETS和X NETS (14)2.3B USES (15)2.4M ATCH G ROUPS (15)2.4.1如何确定target pin pair (16)2.4.2相对/匹配的群组规则 (16)2.5D IFF P AIRS (16)2.5.1差分对工作表 (17)2.5.2差分计算器（Differential Calculator）的使用方法 (19)2.5.3差分对规则 (19)2.6D ESIGNS AND S YSTEMS (20)第3章设置网络的走线约束 (21)3.1.1设置网络的最大最小传输延迟 (21)3.1.2设置网络相对传输延迟 (24)3.1.3设置差分对约束 (26)3.1.4查看网络规范格式和物理格式 (28)第4章设置网络的时序和信号完整性约束 (30)4.1设置时序约束 (30)4.2设置信号完整性约束 (32)4.2.1设置电气属性约束 (32)4.2.2设置反射属性约束 (33)第5章电子约束创建和应用 (35)5.1创建ECS ET (35)5.2指定ECS ET给网络 (40)5.3不考虑ECS ET的缺省约束值 (41)5.4在原理图中查看ECS ET (41)第6章ECOS实现 (43)6.1在原理图中增加网络 (43)6.2在原理图中修改约束 (45)6.3在约束管理器中修改约束 (46)6.4在约束管理器中删除约束 (46)6.5在原理图中重新命名网络 (47)第7章在原理图和PCB之间同步约束 (50)7.1从原理图中输出约束 (50)7.2在PCB D ESIGN中查看和添加约束 (50)7.3在原理图中导入并查看约束 (51)7.4在PCB和原理图之间同步约束的两种模式 (52)7.4.1用原理图中的约束重写PCB中的约束 (53)7.4.2在原理图中导入PCB中变更的约束 (56)第8章约束分析 (58)8.1查看工作表单元格和对象 (58)8.2定制约束、定制测量和定制激励 (59)8.2.1定制约束 (59)8.2.1.1 用户定义的属性 (59)8.2.1.2 约束的定制测量 (59)第9章SCHEDULING NETS (61)9.1S CHEDULING N ETS (61)9.2S CHEDULING N ETS-R EVISITED (65)第10章相对传输延迟 (68)第11章MATCH DELAY (73)第12章解决DRC冲突 (74)第13章约束管理器 (76)13.1层次设计中的电子约束 (76)第一章约束管理器介绍约束管理器是一个交叉的平台，以工作簿和工作表的形式在Cadence PCB设计流程中用于管理所有工具的高速电子约束。
约束管理器让你定义、查看和校验从原理图到分析到PCB设计实现的设计流程中每一步的约束。
可以使用约束管理器和SigXplorer Expert开发电路的拓扑并得出电子约束，可以包含定制约束、定制测量和定制激励。
本培训教材描述的主要是怎样在约束管理器中提取约束，并且约束如何与原理图和PCB的属性同步。
本教材的内容是约束管理器、Concept HDL和PCB Design的紧密集成的集锦。
所谓约束就是用户定义的限制条件，当在板上走线和放置元件时会遵守这些约束。
电子约束（ECSets）就是限制PCB上与电行为有关的对象，比如可以设置某个网络最大传输延迟为2ns。
教材主要内容如下：•第1章～第7章主要关于原理图约束管理器使用：•在约束管理器中提取ECs（电子约束）；•在原理图和约束管理器中执行ECO；•在Concept和PCB Design中传递ECs。
这部分面向Concept HDL的约束管理器的初学者，但是要熟悉Concept HDL和PCB Design。
此教材不讨论Concept HDL和PCB Design不同模式和属性的细节，但是会详细地讨论约束管理器过程。
为了快速理解约束管理器的主要特点，可以看看Concept HDL的多媒体教材。
请见Help –Learning Concept HDL–Demos in Concept HDL。
将练习文件project.zip解压缩到一个空的路径\design。
确认设置环境变量CONCEPT_INST_DIR到Cadence安装路径（一般安装时设置好了）。
•第8章～第12章主要关于PCB约束管理器使用，但是省略了与原理图相同的部分。
•本培训教材附两个练习文件：project.zip和golderboard.rar。
1.1 约束管理器简介约束即用户定义的附加到网络或者管脚对上的要求，电子约束管理着网络和管脚对的行为。
可以使用约束管理器来提取和管理电子约束。
Cadence推荐使用约束管理器来提取约束，因为约束管理器有下列特性：•提供工作表为基础的用户接口，允许快速的提取、修改、删除约束。
•支持语法检查•支持约束继承，高层的约束可以被继承，低层的约束可以覆盖高层约束。
•可以定义电子约束集。
•创建约束报告。
约束管理器在流程中的位置和作用请见下图：加入约束管理器的设计流程请见下图：在下图中约束管理器保存电子约束信息在根设计一个新的目录下，约束视图包含*.dcf 文件，里面包含设计的电子约束信息。
在此流程中，在打包时Packager-XL创建5个pst*.dat文件，包含传统设计流程中的3个文件（pstchip.dat, pstxprt.dat, pstxnet.dat），还有两个文件pstcmdb.dat, pstcmbc.dat。
pstcmdb.dat包含当前设计中的电子约束，是constraints 视图中的*.dcf文件的拷贝。
pstcmbc.dat包含的是板中的约束，在执行import physical时产生的。
如果没有*.dcf存在，Packager-XL就允许在传统的流程。
约束管理器是以表格为基础的应用，很容易使用，并且允许创建通用的约束并将其同时应用到很多网络上，如果需求发生改变，可以编辑通用的约束并自动更新用到此约束的网络。
请见图1-1约束管理器界面。
图1-1 约束管理器用户界面在约束管理器，你可以工作在对象（objects）（比如网络、管脚对）和ECSets （Electrical constraint sets电子约束集）。
你可以以电子约束的形式定义一个或者多个约束以满足设计需求，然后指定合适的约束给设计中对象，如果需求变更可以交换ECSets或者重新定义当前的指定。
一个ECSets可以被很多对象应用，对象和ECSets对于整个设计可以是通用的，或者仅设计中的指定网络应用。
约束管理器的特点请见表1-1：表1-1 约束管理器的特点注1: 拓扑模板的存在比约束管理器早，拓扑模板与约束管理器的集成提供一个优选的创建和编辑ECSets 的环境。
拓扑模板除了提供图形环境来访问指定的管脚对和定义网络节点排序（scheduling）也可以使用电子约束。
拓扑模板和ECSets可能会交换使用，但是应该注意此功能是可选的。
在约束管理器中可以管理所有的ECSets，并且ECSets可能仅包含规则而没有相关的拓扑。
1.2 约束管理器界面简介请见图1-1，约束管理器包含以下几个部分：•menu和icon命令选择•worksheet selector用于选择合适的工作表•worksheets用于提取、编辑和校验约束•status bar反馈对象选择和约束进程注意当在约束管理器中选择一个目标时，按右键可以弹出一个上下文敏感的菜单，选择命令执行。
1.2.1 worksheet selector使用worksheet selector启动想要编辑的合适的工作表。
在约束管理器中通过worksheet selector通过Object type管理约束和属性。
Object type就是最上层的文件夹Electrical Constraint Set和Net。
请见图1-2。
图1-2 Object type 和Workbooks在Electrical Constraint Set文件夹中定义通用的规则，创建通用的对象分组（比如相对或者匹配群组和pin-pair），然后再将这些约束ECSets指定给相应的对象。
在Net文件夹可以创建针对指定网络对象分组（symtem,design,bus,diff-pair,Xnet,net,relative or match group,and pin-pair）。
也可以创建基于网络相关属性的ECSet。
这个ECSet将放在Electrical Constraint Set文件夹中。
当扩展Electrical Constraint Set或者Net文件夹时，工作簿通过设计规则组织这些对象，比如Signal Integrity, Timing, Routing, and Custom Measurements，此外在Electrical Constraint Set文件夹还有一个All Constraints工作簿，包含所有工作表中的约束。
在All Constraints的下面有一个User-defined文件夹包含SigXplorer定义的独特的约束。
一般，你定义一个约束在某个指定的工作表中，那么只能设置这个工作表相关的约束，不能设置其他工作表中包含的约束，你可以在All Constraints工作簿中定义这个约束的其他设置，而不用另外再建一个约束。
在All Constraints工作簿也可以用于不同工作表中约束的比较。
1.2.2 用户接口Cadence约束管理器的基本操作与Windows基本操作基本相同。
下面仅将快捷键介绍一下。
提供的快捷键如下：表1-2 快捷键快捷键功能F3 Find NextF9 AnalyzeCntrl+F9 Analysis ModesShift+F9 Analysis SettingsCntrl+F6 View Options1.2.3 View选项约束管理器提供很多选项以定义自己的用户界面。
设置View选项1.在启动约束管理器之前，首先打开项目文件project.cpm，然后打开原理图。
2.在Concept HDL界面，选择【Tools】/【Constraints】/【Edit】。
弹出约束管理器对话框，提醒使用约束管理器要考虑兼容性。