quartus ii 13.0 VHDL官方教程
QuartusII的VHDL文本设计
QuartusII的VHDL文本设计（上机实训）一、实验目的：1．熟悉QuartusⅡ的VHDL文本设计流程。
2．熟悉VHDL编程的基本方法。
二、实验设备：1.计算机2.QuartusⅡ软件三、实验内容1、利用QuartusⅡ完成2选1多路选择器的文本编辑输入(mux21a.vhd)和仿真测试等步骤。
2、利用QuartusⅡ完成触发器的文本编辑输入和仿真测试等步骤。
给出程序设计、软件编译、仿真分析、硬件测试及详细实验过程。
四、实验步骤（1）2选1多路选择a.在QuartusⅡ文本环境下，打开新文件，编写2选1多路选择器的VHDL源程序并保存。
其程序如下：ENTITY mux21a ISPORT (a, b, s: IN BIT;Y: OUT BIT);END ENTITY mux21a;ARCHITECTURE one OF mux21a ISBEGINPROCESS (a, b, s)BEGINIF s='0' THEN y<=a; ELSE y<=b;END IF;END PROCESS;END ARCHITECTURE one;b.对源程序进行编译，按照提示进行修改，直到编译通过。
c.对编译通过的程序进行仿真，分析并记录仿真波形。
其仿真波形图如下图所示仿真时序图RTL仿真电路图其程序如下：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY DFF1 ISPORT(CLK,D:IN STD_LOGIC; Q:OUT STD_LOGIC);END;ARCHITECTURE bhv OF DFF1 ISSIGNAL Q1:STD_LOGIC;BEGINPROCESS (CLK,Q1)BEGINIF CLK'EVENT AND CLK='1'THEN Q1<=D;END IF;END PROCESS;Q<=Q1;END bhv;b.对源程序进行编译，按照提示进行修改，直到编译通过。
quartus软件使用及VHDL语言
? 传统数字电路设计方法不适合设计大规模的系统。 ? 众多软件公司开发研制了具有自己特色的电路硬件描
述语言（ Hardware Description Language,HDL ）， 存在着很大的差异。因此，硬件设计工程师需要一种 强大的、标准化的硬件描述语言，作为可相互交流的 设计环境。
? 美国国防部在1981年提出了一种新的HDL，称之为 VHSIC Hardware Description Language ，简称为 VHDL，这种语言的成就有两个方面：
例如： h_adder,mux21,example 为合法标识符； 2adder,_mux21,ful__adder,adder_,and 为错误的标识符。
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实体
VHDL 硬件描述语言基础
端口模 式
端口类型
entity and_gate IS
信号名
port (a,b: IN BIT; y: out BIT);
IEEE库是按照国际IEEE组织制定的工业标准进 行编写的标准资源库，常用程序包为 std_logic_1164程序包， std_logic_signed和 std_logic_unsigned程序包， std_logic_arith程 序包。
使用库必须用该语句：library ieee;
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end and_gate;
说明：1 文件名和实体名要一致.每个语句以；结尾。
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实体
VHDL 的标识符（Identifiers ）
实体名为 VHDL标识符的一种。标识符是用户给 常量、变量、 信号 、端口 、子程序 或 参数 定义的名字
标识符命名规则 1 基本标识符由字母、数字和下划线组成 2 第一个字符必须是字母，最后一个字符不能是下划线 3 不允许连续 2个下划线 4 关键字不能用于标识符 5 大小写是等效的
Quartus II开发软件使用教程
2.1 简介
Altera公司的QuartusⅡ软件提供了可编程片上系统 (SOPC)设计的一个综合开发环境，是进行SOPC设计的 基础。Quartus□Ⅱ集成环境包括以下内容：系统级设 计，嵌入式软件开发，可编程逻辑器件(PLD)设计，综 合，布局和布线，验证和仿真。 QuartusⅡ设计软件根据设计者需要提供了一个完整 的多平台开发环境，它包含整个FPGA和CPLD设计阶段 的解决方案。图2.1说明了Quartus□Ⅱ软件的开发流程。
第2章 QuartusⅡ开发软件 2．更快集成IP Quartus□Ⅱ 软 件 包 括 SOPC Builder 工 具 。 SOPC Builder针对可编程片上系统(SOPC)的各种应用自动完成IP 核(包括嵌入式处理器、协处理器、外设、存储器和用户设 定的逻辑)的添加、参数设置和连接等操作。SOPC Builder 节约了原先系统集成工作中所需要的大量时间，使设计人 员能够在几分钟内将概念转化成为真正可运作的系统。 Altera的MegaWizard Plug-In Manager可对Quartus□Ⅱ 软件中所包括的参数化模块库(LPM)或Altera/AMPP SM合 作伙伴的IP Megafunctions进行参数设置和初始化操作，从 而节省设计输入时间，优化设计性能。
Assembler quartus_asm
编程 quartus_pgm 用于EDA工具的输出文件， 包括：Verilog输出文件(.vo)、 VHDL输出文件(.vho)、VQM文件 以及标准延迟格式输出文件(.sdo)
转换编程文件 quartus_cpf
图2.4 命令行设计流程
第2章 QuartusⅡ开发软件 2.1.4 Quartus□Ⅱ软件的主要设计特性 1．基于模块的设计方法提高工作效率 Altera特别为Quartus□Ⅱ软件用户提供了 LogicLock基于模块的设计方法，便于用户独立设计和 实施各种设计模块，并且在将模块集成到顶层工程时 仍可以维持各个模块的性能。由于每一个模块都只需 要进行一次优化，因此LogicLock流程可以显著缩短设 计和验证的周期。
QuartusII软件使用及设计流程课件
QuartusII软件使用及设计流程
后需要生成功能仿真网络表。单击 “Processing”菜单下的“Generate Functional Netlist”命令后会自动创建功能仿真网络表，如 图1-26所示。完成后会弹出相应提示框，单击 “确定”即可。最后进行功能仿真，如图1-27 所示。从图中可以看出仿真后的波形没有延时， 半加器的两个加数作为输入信号，得到了对应 的和与进位。
QuartusII软件使用及设计流程
QuartusII软件使用及设计流程
（2）添加引脚或节点。 图1-16，左键双击 “Name”下方空白处， 弹出“Insert Node or Bus”对话框，如图1-17 所示。单击对话框 “Node Finder…”按钮后， 弹出“Node Finder”对话 框，如图1-18所示。
QuartusII软件使用及设计流程
在图1-29中，双 击与输入端“A”对 应的“Location”选 项后弹出引脚列 表，从中选择合 适的引脚，则输 入“A”的引脚锁定 完毕。同理完成 其他引脚的锁定， 如图1-30。
QuartusII软件使用及设计流程
QuartusII软件使用及设计流程
四、编程下载
资源管理窗口用于显示当前工程中所有相关的资源文 件。
QuartusII软件使用及设计流程
• 工程工作区 当QuartusⅡ实现不同的功能时，此区域将打开对应的操作窗口，显示
不同的内容，进行不同的操作，如器件设置、定时约束设置、编译报告等均 显示在此窗口中。 • 编译状态显示窗口
此窗口主要显示模块综合、布局布线过程及时间。 • 信息显示窗口
（3）保存文件。在图1-12中单击保存文件按钮，弹出对话 框如图1-13，将输入的VHDL语言程序保存为half_add.vhd 文件，注意后缀名是.vhd，如图1-13。
QUARTUS II 使用入门
2、 QUARTUS II系统安装
2.1 QUARTUS II安装
对于安装Quartus II 7.2版本的系统必须满足以下最低要求： 硬件：运行速度为866MHz或更快Pentium III 以上计算机，
系统内存容量大于256M。
操作系统：Microsoft Windows 2000或Microsoft Windows XP。
编译的启动方法：
选择Processing菜单的Start Compilation项即可启动全程编译
编译过程中，status窗口会显示出当前的编译的进度。
下方的process栏中会显示出编译信息，如果有出错信 息就会在其中显示。双击出错的条文，即会弹出对应的
VHDL文件。
如果编译成功，就会出现一个编译成功的信息窗口 。
3.5 应用RTL电路观察器
Quartus II支持网表文件对应的RTL电路的生成。方法如下： 选择菜单Tool中的Netlist viewers项，在出现的次级菜单中选 择RTLviewer,即可观察到设计文件对应的RTL电路结构
3.6 引脚分配
所谓引脚分配就是将设计项目的输入输出端口分配到目 标芯片的对应管脚。引脚的分配可以由分配编辑器实现，也
（3）将设计项目的端口信号选入波形编辑器。 选择菜单Edit中的Insert Node or Bus项，弹出Insert Node or Bus对话框 .
单击Node Finder按钮出现Node Finder对话框
在Node Finder对话框的Filter框中选择“Pins: all”，然后单 击List按钮，此时在下方的Nodes Found窗口出现设计项目 中的所有端口的名称。
Quartus II的许可文件的设定步骤如下： 选择菜单Tools/LicenseSetup，弹出图7.2 所示 “LicenseSetup”对话框。 单用户许可方式(single-user licenses)：在“License file”对话框，点击“…”按钮选择License.dat 文件即可。 最后单击OK，完成设定。文件所许可的AMPP and MegaCore functions会出现在“Licensed AMPP/MegaCore functions”窗口中。
QuartusII教程（完整版）
QuartusII教程（完整版）Quartus II 的使用 (1)1 工程建立 (1)2 原理图的输入 (4)3 文本编辑（verilog） (14)4 波形仿真 (17)Quartus II 的使用在这里，首先用最简单的实例向读者展示使用Quartus II软件的全过程。
进入WINDOWS XP后，双击Quartus II图标，屏幕如图1.1所示。
图 1.1 Quartus II 管理器1.1 工程建立使用New Project Wizard，可以为工程指定工作目录、分配工程名称以及指定最高层设计实体的名称。
还可以指定要在工程中使用的设计文件、其它源文件、用户库和EDA 工具，以及目标器件系列和器件（也可以让Quartus II 软件自动选择器件）。
建立工程的步骤如下：（1）选择File菜单下New Project Wizard ，如图1.2所示。
图 1.2 建立项目的屏幕（2）输入工作目录和项目名称，如图1.3所示。
可以直接选择Finish，以下的设置过程可以在设计过程中完成。
图 1.3 项目目录和名称（3）加入已有的设计文件到项目，可以直接选择Next，设计文件可以在设计过程中加入，如图1.4所示。
图 1.4 加入设计文件（4）选择设计器件，如图1.5所示。
图 1.5 选择器件（5）选择第三方EDA综合、仿真和时序分析工具，如图1.6所示。
图 1.6 选择EDA 工具（6）建立项目完成，显示项目概要，如图1.7所示。
图 1.7 项目概要1.2 原理图的输入原理图输入的操作步骤如下：（1）选择File 菜单下New ，新建图表/原理图文件，如图1.8 所示。
图 1.8 新建原理图文件（2）在图1.9的空白处双击，屏幕如图1.10所示：（3）在图1.10的Symbol Name 输入编辑框中键入dff后，单击ok按钮。
此时可看到光标上粘着被选的符号，将其移到合适的位置（参考图1.11）单击鼠标左键，使其固定；（4）重复（2）、（3）步骤，给图中放一个input、not、output 符号，如图1.11所示；在图1.11中，将光标移到右侧input 右侧待连线处单击鼠标左键后，再移动到D触发器的左侧单击鼠标左键，即可看到在input和D触发器之间有一条线生成；图1.9 空白的图形编辑器图1.10 选择元件符号的屏幕图1.11 放置所有元件符号的屏幕（5）重复（4）的方法将DFF和output连起来，完成所有的连线电路如图1.12所示；（6）在图1.12中，双击input_name使其衬低变黑后，再键入clk，及命名该输入信号为clk，用相同的方法将输出信号定义成Q；如图1.13所示。
FPGA设计及QUARTUS_II教程
FPGA设计及QUARTUS_II教程在进行FPGA设计之前，需要先了解FPGA的基本结构和原理，掌握硬件描述语言（HDL）的基本知识。
常用的HDL语言包括VHDL和Verilog，它们用于描述数字系统的结构和行为。
在FPGA设计过程中，通常包括以下几个步骤：1.设计规划：确定需求和功能，对设计进行整体规划和分析。
2.模块设计：根据设计需求，将设计分解为多个模块并进行详细设计。
3.模块仿真：使用仿真工具对各个模块进行功能验证，确保设计的正确性。
4.综合和优化：使用综合工具将HDL代码转换为逻辑门电路，并对其进行优化。
5.布局布线：将综合后的逻辑门电路映射到FPGA芯片上，并进行布局布线操作。
6.静态时序分析：对布局布线后的设计进行静态时序分析，确保设计满足时序要求。
QUARTUS II是一款常用的FPGA设计软件，由Intel公司开发。
它提供了丰富的开发工具和资源，可用于设计、仿真、综合和验证FPGA设计。
QUARTUS II支持VHDL和Verilog等HDL语言，具有强大的综合和优化功能，并提供了直观的图形界面和丰富的调试工具。
QUARTUSII教程通常包含以下内容：1.软件安装和配置：介绍QUARTUSII软件的安装和配置过程，包括选择适合的版本、设置路径和环境变量等。
2.工程创建和管理：介绍如何创建和管理QUARTUSII工程，包括添加文件、设置工作目录和文件关系等。
4.设计流程：详细介绍FPGA设计的各个步骤和操作，包括模块设计、仿真、综合、布局布线和验证等。
5.高级特性：介绍QUARTUSII软件的高级功能和特性，包括时序分析、时钟域管理和约束等。
6.项目实例：提供一些实际的FPGA设计项目实例，让读者通过实践来掌握QUARTUSII的使用技巧和方法。
总之，FPGA设计及QUARTUSII教程是帮助读者快速入门和掌握FPGA设计和QUARTUSII软件的重要资源，通过学习和实践可以提升设计能力和项目开发效率。
quartus II使用手册
（ 2）点击 OK
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进入编译器
选择命令Processing︱Compiler Tool ，打开编译器窗口：
编译器包含5个主模块，可以连续运行5个模块，也可以单 独运行某模块。
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编译器的 5 个主模块
分析和综合（Analysis & Synthesis）模块：把原始描述转 化为逻辑电路，映射到所选定的可编程器件。 装配（Fitter）模块：将前一步确定的逻辑元件在目标芯 片上布局、布线； 组装（Assembler）模块：形成编程文件； 时序分析（Timing Analyzer）模块; 产生EDA工具网表（EDA Netlist Writer）模块：目的是 与其他EDA工具相衔接。
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从库中调入元件及引脚符号（续）
选择引脚符号名
调入该引脚符号
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绘制原理图（本例为半加器）
连线； 给引脚命名 ；
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绘制原理图中的其他操作
删除符号或连线； 复制元件符号 ； 橡皮筋功能：打开橡皮筋功能时，拖动元件符号或连线时， 原理图拓扑关系保持不变。
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设计的VHDL描述
27
16
和项目版本管理有关的文件
文件类型
Quartus II 项目文件 （.qpf） （Quartus II Project File） Quartus II 项目设置文件（.qsf） （Quartus II Setting File） Quartus II 项目默认设置文件（.qdf） （Quartus II Default Settings File）
LIBRARY ieee; USE ieee.std_logic_1164.ALL; USE ieee.std_logic_unsigned.ALL; ENTITY Adder4 IS GENERIC cin: ( width : integer := 4 ); IN std_logic; 0) -- 定义一个类属参数 width，其默认值为 4 0 ); PORT ( a, b: IN std_logic_vector ( width - 1 DOWNTO cout: OUT std_logic; Sum: OUT std_logic_vector ( width - 1 DOWNTO ); END Adder4; -- operator '+' is overwrited in the package -- 第 1 行 -- 第 2 行
quartus_II_教程
FPGA/CPLD中的仿真分为功能仿真和时序仿真。功能仿 真着重考察电路在理想环境下的行为和设计构想的一致性， 时序仿真则在电路已经映射到特定的工艺环境后，考察器 件在延时情况下对布局布线网表文件进行的一种仿真。
• 对设计进行验证后，即可对目标器件进行编程和配置，下 载设计文件到硬件中进行硬件验证。 • QuartusⅡ编程器Programmer最常用的编程模式是 JTAG模式。
JTAG模式主要用在调试阶段，主动串行编程模式用于板 级调试无误后将用户程序固化在串行配置芯片EPCS中。
•
1、JTAG编程下载模式
4）用鼠标点击单元库前面的加号(+)，库中的元件符号以列表的方 式显示出来，选择所需要的元件符号，该符号显示在Symbol对话框的右边， 点击OK按钮，添加相应元件符号在图像编辑工作区中，连接原理图。 十六进制同步计数器的原理图 如下：
3、原理图输入法－优缺点： 优点： 1）可以与传统的数字电路设计法接轨，即使用传统设计方法 得到电路原理图，然后在QuartusⅡ平台完成设计电路的输入、仿真 验证和综合，最后下载到目标芯片中。 2） 它将传统的电路设计过程的布局布线、绘制印刷电路板、 电路焊接、电路加电测试等过程取消，提高了设计效率，降低了设计 成本，减轻了设计者的劳动强度。 缺点： 1）原理图设计方法没有实现标准化，不同的EDA软件中的图 形处理工具对图形的设计规则、存档格式和图形编译方式都不同，因 此兼容性差，难以交换和管理。 2）由于兼容性不好，性能优秀的电路模块的移植和再利用非 常困难难以实现用户所希望的面积、速度以及不同风格的综合优化 3）原理图输入的设计方法不能实现真实意义上的自顶向下的 设计方案，无法建立行为模型，从而偏离了电子设计自动化最本质的 涵义。
FPGA入门及QuartusII使用教程(内部资料)
FPGA入门及Quartus II使用教程FPGA是英文Field Programmable Gate Array的缩写，即现场可编程门阵列，它是在可编程阵列逻辑PAL(Programmable Array Logic)、门阵列逻辑GAL(Gate Array Logic)等可编程器件的基础上上进一步发展的产物。
可以这样讲，ASIC(内部的所有资源，是Application Specific Integrated Circuit )用积木堆积起来的小房子，可以是一个欧美风情的房子，还可以是一个北京四合院…….而FPGA内部就可以说是一个个小积木，也就是内部有大量的资源提供给我们，根据我们的需求进行内部的设计。
并且可以通过软件仿真，我们可以事先验证设计的正确性。
第一章 FPGA的基本开发流程下面我们基于Altera 公司的QuantusII 软件来说明FPGA 的开发流程。
下图是一个典型的基于Quartus II的FPGA开发整体流程框图。
1、建立工程师每个开发过程的开始，Quartus II以工程为单位对设计过程进行管理。
2、建立顶层图。
可以这样理解，顶层图是一个容器，将整个工程的各个模块包容在里边，编译的时候就将这些模块整合在一起。
也可以理解为它是一个大元件，比如一个单片机，内部包含各个模块，编译的时候就是生成一个这样的大元件。
3、采用ALTERA公司提供的LPM功能模块。
Quartus软件环境包含了大量的常用功能模块，比如计数器、累加器、比较器等等。
4、自己建立模块。
由于有些设计中现有的模块功能不能满足具体设计的要求，那就只能自己设计。
使用硬件描述语言，当然也可以用原理图的输入方法，可以独立的把它们当成一个工程来设计，并且生成一个模块符号(Symbol)，类似于那些LPM功能模块。
这里可以理解为，如果我们需求的滤波器，没有现成的合适的，那我们可以通过LC自己来搭建一个滤波器。
5、将顶层图的各个功能模块连线起来。
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Quartus®IIIntroductionforVHDLUsersThistutorialpresentsanintroductiontotheQuartus®IIsoftware.ItgivesageneraloverviewofatypicalCADflowfordesigningcircuitsthatareimplementedbyusingFPGAdevices,andshowshowthisflowisrealizedintheQuartus®IIsoftware.Thedesignprocessisillustratedbygivingstep-by-stepinstructionsforusingtheQuartus®IIsoftwaretoimplementasimplecircuitinanAltera®FPGAdevice.TheQuartus®IIsystemincludesfullsupportforallofthepopularmethodsofenteringadescriptionofthedesiredcircuitintoaCADsystem.ThistutorialmakesuseoftheVHDLdesignentrymethod,inwhichtheuserspecifiesthedesiredcircuitintheVHDLhardwaredescriptionlanguage.AnotherversionofthistutorialisavailablethatusesVeriloghardwaredescriptionlanguage.ThescreencapturesinthetutorialwereobtainedusingQuartus®IIversion13.0;ifotherversionsofthesoft-wareareused,someoftheimagesmaybeslightlydifferent.
Contents:GettingStartedStartingaNewProjectDesignEntryUsingVHDLCodeCompilingtheVHDLCodeUsingtheRTLViewerSpecifyingTimingConstraintsQuartus®IIWindowsComputerAidedDesign(CAD)softwaremakesiteasytoimplementadesiredlogiccircuitbyusingapro-grammablelogicdevice,suchasafield-programmablegatearray(FPGA)chip.AtypicalFPGACADflowisillustratedinFigure1.
Figure1:TypicalCADflow.Itinvolvesthefollowingbasicsteps:•DesignEntry–thedesiredcircuitisspecifiedeitherbyusingahardwaredescriptionlanguage,suchasVerilogorVHDL,orbymeansofaschematicdiagram
•Synthesis–theCADSynthesistoolsynthesizesthecircuitintoanetlistthatgivesthelogicelements(LEs)neededtorealizethecircuitandtheconnectionsbetweentheLEs
•FunctionalSimulation–thesynthesizedcircuitistestedtoverifyitsfunctionalcorrectness;thesimulationdoesnottakeintoaccountanytimingissues
•Fitting–theCADFittertooldeterminestheplacementoftheLEsdefinedinthenetlistintotheLEsinanactualFPGAchip;italsochoosesroutingwiresinthechiptomaketherequiredconnectionsbetweenspecificLEs
•TimingAnalysis–propagationdelaysalongthevariouspathsinthefittedcircuitareanalyzedtoprovideanindicationoftheexpectedperformanceofthecircuit
ALTERA®CORPORATIONOCTOBER20122QUARTUS®IIINTRODUCTIONFORVHDLUSERS•TimingSimulation–thefittedcircuitistestedtoverifybothitsfunctionalcorrectnessandtiming•ProgrammingandConfiguration–thedesignedcircuitisimplementedinaphysicalFPGAchipbypro-grammingtheconfigurationswitchesthatconfiguretheLEsandestablishtherequiredwiringconnections
ThistutorialintroducesthebasicfeaturesoftheQuartus®IIsoftware.ItshowshowthesoftwarecanbeusedtodesignandimplementacircuitspecifiedusingtheVHDLhardwaredescriptionlanguage.ItmakesuseofthegraphicaluserinterfacetoinvoketheQuartus®IIcommands.Duringthistutorial,thereaderwilllearnabout:
•Creatingaproject•SynthesizingacircuitfromVHDLcodeusingtheQuartus®IIIntegratedSynthesistool•FittingasynthesizedcircuitintoanAltera®FPGA•Examiningthereportontheresultsoffittingandtiminganalysis•ExaminingthesynthesizedcircuitintheformofaschematicdiagramgeneratedbytheRTLViewertool•MakingsimpletimingassignmentsintheQuartus®IIsoftware
ALTERA®CORPORATIONOCTOBER20123QUARTUS®IIINTRODUCTIONFORVHDLUSERS1GETTINGSTARTED1GettingStartedEachlogiccircuit,orsubcircuit,beingdesignedwiththeQuartus®IIsoftwareiscalledaproject.Thesoftwareworksononeprojectatatimeandkeepsallinformationforthatprojectinasingledirectory(folder)inthefilesystem.Tobeginanewlogiccircuitdesign,thefirststepistocreateadirectorytoholditsfiles.Toholdthedesignfilesforthistutorial,wewilluseadirectorycalledquartus_tutorial.Therunningexampleforthistutorialisasimpleadder/subtractorcircuit,whichisdefinedintheVHDLhardwaredescriptionlanguage.StarttheQuartus®IIsoftware.YoushouldseeadisplaysimilartotheoneinFigure2.ThisdisplayconsistsofseveralwindowsthatprovideaccesstoallthefeaturesoftheQuartus®IIsoftware,whichtheuserselectswiththecomputermouse.MostofthecommandsprovidedbytheQuartus®IIsoftwarecanbeaccessedbyusingasetofmenusthatarelocatedbelowthetitlebar.Forexample,inFigure2clickingtheleftmousebuttononthemenunamedFileopensthemenushowninFigure3.ClickingtheleftmousebuttonontheentryExitexitsfromtheQuartus®IIsoftware.Ingeneral,wheneverthemouseisusedtoselectsomething,theleftbuttonisused.Hencewewillnotnormallyspecifywhichbuttontopress.Inthefewcaseswhenitisnecessarytousetherightmousebutton,itwillbespecifiedexplicitly.Forsomecommandsitisnecessarytoaccesstwoormoremenusinsequence.WeusetheconventionMenu1>Menu2>ItemtoindicatethattoselectthedesiredcommandtheusershouldfirstclicktheleftmousebuttononMenu1,thenwithinthismenuclickonMenu2,andthenwithinMenu2clickonItem.Forexample,File>Exitusesthemousetoexitfromthesystem.Manycommandscanbeinvokedbyclickingonanicondisplayedinoneofthetoolbars.Toseethelistofavailabletoolbars,selectTools>Customize....Onceatoolbarisopened,itcanbemovedusingthemouse.Toseethecommandassociatedwithanicon,positionthemouseovertheiconandatooltipwillappearthatdisplaysthecommandname.ItispossibletomodifytheappearanceofthedisplayinFigure2inmanyways.Section7showshowtomove,resize,close,andopenwindowswithinthemainQuartus®IIdisplay.