2ASK调制解调课程设计论文(简单版)

目录

1 引言

1.1课题研究的背景和意义………………………………………………

1.2研究现状………………………………………………………………

1.3论文的内容安排…………………………………………………………

2 系统原理及设计方法

2.1 2ASK调制的原理…………………………………………………………Y

2.2 ASK解调原理及设计方法……………………………………………………

3 ASK调制与解调的VHDL系统建模

3.1软件平台介绍…………………………………………………………………

3.2整体方案设计…………………………………………………………………

4 2ASK调制系统VHDL建模

4.1 2ASK调制系统仿真模型………………………………………………………

4.1.1 m序列原理…………………………………………………………

4.1.2 m序列的实现……………………………………………………

4.1.3分频器原理………………………………………………

4.2 调制程序实现……………………………………

4.2.1 M序列的实现…………………………………………

4.2.2分频器的实现……………

4.3 2ASK调制系统仿真……………

4.3.1 M序列伪随机码仿真…………………………………………

4.3.2分频器仿真……………………………………………

4.3.3 2ASK调制仿真……………………………………………………

5 2ASK解调系统VHDL建模与仿真

5.1 2ASK解调系统仿真模型………………………………………………………

5.2 2ASK解调系统的实现…………………………

5.2.1 2ASK解调系统的VHDL设计…………………………………………

5.2.2 2ASK解调系统的仿真结果………………………………

5.2.3 2ASK解调仿真的误码……………………………………………

5.3 本章小结…………………………………………………………

1 引言

1.1课题研究的背景和意义

通信即传输信息，进行信息的时空转移。通信系统的作用就是将信息从信源发送到一个或多个目的地。实现通信的方式和手段很多，如手势、语言、旌旗、烽火台和击鼓传令，以及现代社会的电报、电话、广播、电视、遥控、遥测、因特网和计算机通信等，这些都是消息传递的方式和信息交流的手段。伴随着人类的文明和科学技术的发展，电信技术也是以一日千里的速度飞速发展，如今，在自然科学领域涉及“通信”这一术语时，一般指“电通信”。现代通信系统要求通信距离远、通信容量大、传输质量好。改革开放以来，我国的通信建设有了迅速的发展，但与一些发达国家相比还是比较落后。随着时代的发展，用户不再满足于听到声音，而且还要看到图像，通信终端也不局限于单一的电话机，而且还有传真机和计算机等数据终端。现有的传输媒介电缆，微波中继和卫星通信等将更多地采用数字传输。传递信息所需的一切技术设备的总和称为通信系统。目前，数字通信已经成为当代通信技术的主流。下图为数字通信系统的一般模型

图1.1 数字通信系统的一般模型

与模拟通信相比，数字通信具有以下一些优点：1 抗干扰能力强，尤其是数字信号通过中继再生后可消除噪声积累; 2 数字信号通过差错控制编码，可提高通信的可靠性;

3 由于数字通信传输一般采用二进制码，所以可使用计算机对数字信号进行处理，实现复杂的远距离大规模自动控制系统和自动数据处理系统，实现以计算机为中心的通信网。

4 在数字通信中，各种消息(模拟的和离散的)都可变成统一的数字信号进行传输。在系统中对数字信号传输情况的监视信号、控制信号及业务信号都可采用数字信号。

5 数字信号易于加密处理，所以数字通信保密性强。

作为其关键技术之一的调制解调技术一直是人们研究的一个重要方向通过调制，不仅可以进行频谱搬移，把调制信号的频谱搬移到所希望的位置上，而且它对系统的

传输有效性和传输的可靠性有着很大的影响。从模拟调制到数字调制，从二进制发展到多进制调制，虽然调制方式多种多样，但都是朝着使通信系统更高速、更可靠的方向发展。一个系统的通信质量，很大程度上依赖于所采用的调制方式。因此，对调制方式的研究，将直接决定着通信系统质量的好坏。

ASK（Amplitude－Shift Keying）作为一种简单高效便捷,易于实现的特点, 在目前的通信领域中有着其独特的位置，对基于ASK 的通信系统的研究与应用也是众多研究项目中的热点。在实际应用当中，大型、复杂的系统直接实验是十分昂贵的，而通信系统设计研究是一项十分复杂的技术。由于技术的复杂性，在现代通信技术中，越来越重视采用计算机仿真技术来进行系统分析和设计。利用仿真，可以大大降低实验成本。在实际通信中，很多信道都不能直接传送基带信号，必须用基带信号对载波波形的某些参量进行控制，使载波的这些参量随基带信号的变化而变化，即所谓正弦载波调制。

1.2研究现状

ASK（Amplitude－Shift Keying）振幅调制作为数字调制传输的一种常用方式，具备上述所有的优点，所以ASK的应用是非常广泛的，如在基于ASK的神经网络解调器研究上与传统解调器相比,它有一些很重要的特点:第一,基于ASK的神经网络算法用于解调处理,其抗干扰性能优于传统方法;第二,基于ASK的神经网络解调器有和传统解调器相似的处理单元,但在神经网络中,这些功能被整合在多个神经元中,无需对每个处理单元和功能进行单独设计,这些处理功能都是在其学习过程中自己获得的;第三,解调系统为并行结构,所以处理速度比传统速度更快。还有开发多信道通信系统时针对ASK中频信号发生器和接收机的FPGA设计及实现的研究,研究结果表明能增加系统的冗余性,提高系统的可靠性。有较为广泛的市场前景的应用于智能系统包括家庭保安系统、自动化控制系统、汽车门禁系统以及RFID等领域的工作于超高频(UHF)的射频接收机也常使用于ASK数字调制方式。在其它应用中还有如基于ASK无线射频收发模块的安防系统，无线射频数据传送电路和EMC微处理器设计为一体,构成具有检测不同信号和无线数据传输的功能模块,并通过无线接收模块与电话网络连网,应用于家庭及单位的安防系统。

通信系统的发展日新月异。20世纪末，EDA（Electronic Design Automation电子设计自动化）技术获得了飞速的发展。它的核心已日趋转向基于计算机的电子设计自动化技术。采用EDA技术来设计并测试通信系统，能有效地缩小了系统的体积,降低了成

本,增加了可靠性。EDA技术中的VHDL语言使得设计具有良好的可移植性及产品升级的系统性。

1.3论文的内容安排

本文论述了基于VHDL实现ASK数字调制系统的方法，和在QUARTUS上的仿真调试。具体内容安排如下：

第一章介绍课题研究的背景，意义以及ASK的发展现状；

第二章研究2ASK 调制解调系统的原理及设计方法；

第三章根据各个系统的总体功能与硬件特点，设计总体框图；

第四章根据VHDL 语言特点，对调制系统进行VHDL 建模与仿真；

第五章对解调系统进行vhdl建模与仿真。

2 系统原理及设计方法

2.1 2ASK调制的原理

幅度键控2ASK（Amplitude-shift keying）技术是一种数字调制技术，它是连续波调制。2ASK指的是振幅键控方式。其调制方式是根据信号的不同，调节正弦波的幅度。2ASK技术主要是用在数据传输方面，它的优点是有效性好，随着输入信噪比的增加，系统的误码率将更迅速地按指数规律下降。

幅度键控的调制可以通过乘法器和开关电路来实现。载波在数字信号1或0的控制下通或断，在信号为1的状态载波接通，此时传输信道上有载波出现；在信号为0的状态下，载波被关断，此时传输信道上无载波传送。那么在接收端就可以根据载波的有无还原出数字信号的1和0。对于二进制幅度键控信号的频带宽度为二进制基带信号宽度的两倍。幅移键控法(ASK)的载波幅度是随着调制信号而变化的，其最简单的形式是，载波在二进制调制信号控制下通断，此时又可称作开关键控法(OOK)。在振幅键控中载波幅度是随着基带信号的变化而变化的。使载波在二进制基带信号1或0的控制下通或断，即用载波幅度的有或无来代表信号中的“1”或“0”，这样就可以得到2ASK信号，二进制振幅键控方式称为通—断键控（OOK）。2ASK信号典型的时域波形如图2所示

图2.1 2ASK信号典型的时域波形

2ASK信号的时域数学表达式为：

e aAK t=s t cosωc t (2.1)

式中,ωc为载波角频率，s(t)为随机的单极性二进制基带脉冲序列。

s t=a n g(t?nT b)（2.2）

其中，g(t)是持续时间为T b、高度为1的矩形脉冲，常称为门函数，a n为二进制数字

0，出现概率为（1?p）

（2.3）

1，出现概率为p

2ASK信号的产生方法（调制方法）有两种，如下图2.1所示：

图2.22ASK信号的产生方法

图（a）是一般的模拟幅度调制方法，不过这里的s(t)由式（2.2）规定；图（b）是一种键控方法，这里的开关电路受s(t)控制。图（c）给出e0(t)的波形示例。二进制幅度键控信号，由于一个信号状态始终为0，相当于处于断开状态，故又常称为通断键控信号（OOK信号）。

2.2 ASK解调原理及设计方法

ASK信号解调的常用方法主要有两种：包络检波法和相干检测法。包络检波法的原理方框图如图2.3所示:

2.3 包络检波法的原理方框图

带通滤波器（BPF）恰好使2ASK信号完整地通过，经包络检测后，输出其包络。低通滤波器（LPF）的作用是滤除高频杂波，使基带信号（包络）通过。抽样判决器包括抽样、判决及码元形成器。定时抽样脉冲（位同步信号）是很窄的脉冲，通常位于每个码元的中央位置，其重复周期等于码元的宽度。不计噪声影响时，带通滤波器输出为2ASK 信号，即y t=e0t=s t cosωc t，包络检波器输出为s(t)。经抽样、判决后将码元再生，即可恢复出数字序列{an}。相干检测法原理方框图如图2.4所示:

2.4相干检测法原理方框图

相干检测就是同步解调，要求接收机产生一个与发送载波同频同相的本地载波信号，称其为同步载波或相干载波。

包络检波法是一种非相干解调，信号经过带通滤波器抑制来自信道的带外干扰，然后进行解调和抽样判决。采用包络检波法的接收系统通常工作在大噪比的情况下，最佳门限值为接收信号包络值的一半，也就是说对于2ASK的包络检波法来说，最佳门限值

和接收信号的包络值有关，这个特性使得2ASK不适用于变参信道。

同步检测法也称相干解调，信号经过带通滤波器抑制来自信道的带外干扰，相乘器进行频谱反向搬移，以恢复基带信号。低通滤波器用来抑制相乘器产生的高次谐波干扰，通常判决电平取A/2。

由于信号只有1和0两种状态，因此只需要在每个信号间隔内做出一次判决即可，由采样判决电路完成。在相同大信噪比情况下，2ASK信号相干解调时的误码率总是低于包络检波时的误码率，即相干解调2ASK系统的抗噪声性能优于非相干解调系统，但两者相差并不太大。然而，包络检波解调不需要稳定的本地相干载波，故在电路上要比相干解调简单的多。虽然2ASK信号中确实存在着载波分量，原则上可以通过窄带滤波器或锁相环来提取同步载波，但这会给接收设备增加复杂性。因此，实际中很少采用相干解调法来解调2ASK信号。但是，包络检波法存在门限效应，相干检测法无门限效应。所以，一般而言，对2ASK系统，大信噪比条件下使用包络检测，即非相干解调，而小信噪比条件下使用相干解调。

3 ASK调制与解调的VHDL系统建模

3.1 软件平台介绍

VHDL的英文全名是Very-High-SpeedIntegratedCircuitHardwareDescription Language,诞生于1982年。1987年底，VHDL被IEEE和美国国防部确认为标准硬件描述语言。

CPLD(Complex Programmable Logic Device)复杂可编程逻辑器件，是从PAL和GAL 器件发展出来的器件，相对而言规模大，结构复杂，属于大规模集成电路范围。是一种用户根据各自需要而自行构造逻辑功能的数字集成电路。其基本设计方法是借助集成开发软件平台，用原理图、硬件描述语言(VHDL)等方法，生成相应的目标文件，通过下载电缆（“在系统”编程）将代码传送到目标芯片中，实现设计的数字系统。

FPGA（Field－Programmable Gate Array），即现场可编程门阵列，它是在PAL、GAL、CPLD等可编程器件的基础上进一步发展的产物。它是作为专用集成电路（ASIC）领域中的一种半定制电路而出现的，既解决了定制电路的不足，又克服了原有可编程器件门电路数有限的缺点。

1993年，IEEE对VHDL进行了修订，从更高的抽象层次和系统描述能力上扩展VHDL

的内容，公布了新版本的VHDL，即IEEE标准的1076-1993版本，（简称93版）。现在，VHDL和Verilog作为IEEE的工业标准硬件描述语言，又得到众多EDA公司的支持，在电子工程领域，已成为事实上的通用硬件描述语言。有专家认为，在新的世纪中，VHDL 与Verilog语言将承担起大部分的数字系统设计任务。VHDL语言是一种用于电路设计的高级语言。它在80年代的后期出现。最初是由美国国防部开发出来供美军用来提高设计的可靠性和缩减开发周期的一种使用范围较小的设计语言。VHDL的英文全写是：VHSIC(Very High Speed Integrated Circuit)Hardware Description Language。翻译成中文就是超高速集成电路硬件描述语言。因此它的应用主要是应用在数字电路的设计中。目前，它在中国的应用多数是用在FPGA/CPLD/EPLD的设计中。当然在一些实力较为雄厚的单位，它也被用来设计ASIC。VHDL主要用于描述数字系统的结构，行为，功能和接口。除了含有许多具有硬件特征的语句外，VHDL的语言形式、描述风格以及语法是十分类似于一般的计算机高级语言。VHDL的程序结构特点是将一项工程设计，或称设计实体entity（可以是一个元件，一个电路模块或一个系统）分成外部（或称可视部分,及端口)和内部（或称不可视部分），既涉及实体的内部功能和算法完成部分。在对一个设计实体定义了外部界面后，一旦其内部开发完成后，其他的设计就可以直接调用这个实体。这种将设计实体分成内外部分的概念是VHDL系统设计的基本点。

3.2 整体方案设计

本论文主要进行的是ASK的仿真，即通带信号的传输。方案的设计思路是建立在Quartus软件上的。首先，要有一个信源，这个信源用伪随机序列发生器。其次，要有载波信号，这里载波信号选择时钟信号。基带信号和载波信号在控制器的控制下进入调制器。调制出来的信号经过传输，进入解调器，被恢复成基带信号。整体方框图如下图。

3.1 整体方案框图

4 2ASK调制系统VHDL建模

4.1 2ASK调制系统仿真模型

基于VHDL语言的2ASK调制建模方框图如图10所示，功能的实现是在Quartus II 软件上完成的。

4.1 2ASK调制系统建模方框图

这里的载波信号是使用clk信号经过分频所得，这样可以确定载波的频率以匹配不同带宽的传输线。由于m序列具有随机性和规律性，好的自相关和互相关性，且很容易产生。基带信号用m序列发生器产生。

4.1.1 m序列原理

m序列是最大长度线性移位寄存器序列的简称。伪随机信号在雷达、遥控、遥测、通信加密和无线电测量系统领域有着广泛的应用。利用VHDL语言进行软件编程，通过EDA设计软件对程序编译、优化、综合、仿真、适配，最后将生成的网表文件配置于制定的目标芯片中，可以实现不同序列长度的伪随机信号发生器。首先用在扩频通信系统中，3G及3G移动通信技术的特征之一是码分多址即CDMA，码是CDMA码分的基础。这里的码就是伪随机码，简称PN码。这是因为伪随机序列（Pseudonoise Sequenec）具有类似于随机信号的一些统计特性，但又是有规律的，容易产生和复制。也正是源于系统中一般都采用伪随机序列，在扩频通信系统中也把扩频序列叫作伪随机序列（即PN 码）。PN码的选择作为3G移动通信的关键技术之一直接影响CDMA系统的质量、抗干扰能力等。目前IS95标准中使用的PN序列就是m序列，同时m序列还是构成其他序列码的基础，如在WCDMA中采用的GOLD码就是由2个m序列相加而成的。此外m序列又有较好的密码学性质，用在密码学和保密通信中，即用来产生序列密码。

m序列是最长线性移位寄存器序列，它是由带线性反馈的移位寄存器产生的周期最

长的一种序列。一般来说，一个n级的反馈移存器可能产生的最长周期为：2n-1-1 ，则8位的移位寄存器能产生的最长周期为127。能产生周期最长的线性移位寄存器的结构由其本原多项式决定，本原多项式应满足：

（1）是既约多项式，即不能再进行因式分解（2）可除尽（3）整除不尽。

m序列一个周期N=2n-1内“1”和“0”的码元数大致相等,“0”出现2n-1-1次，“1”出现2n-1次(“1”比“0”只多一个)。m序列中连续的为“1”或“0”,称为游程，且其个数称为游程长度。其中长度为1(单“1”,或单“0”,)的游程占总游程的1/2,长度为

2(“11”或“00”)的游程占总游程的1/4,长度为3(“111”或“000”)的游程占总游程的1/8,长度为k的游程占总游程的1/2k，只有一个包含(n一l)个“0”的游程,也只有一个包含n个“1”的游程。

m序列有较好的自相关性和互相关性。m序列和其移位后的序列逐位模2加,所得的序列还是m序列,只是相位不同。

4.1.2 m序列的实现

在实际工程应用中，m序列既可用硬件产生，也可用软件产生。随着EDA技术的应用，可用VHDL编程来实现。

移位寄存器由时钟控制若干个串接的存储器所组成。在时钟信号的控制下，寄存器的存储信号由上一级向下一级传递。如果让某些寄存器的输出反馈回来进行运算，运算结果作为第一级寄存器的输入，则可以得到一个移位寄存器序列。如果移位寄存器的反馈函数和初始状态不同，那么可得到不同的移位寄存器序列。线性移位寄存器总共有1，2，3，…，N个寄存器，他们的状态为Xi（i=1,2,3，…，n），经Ci（I=1,2,3，…，n）相乘后模2加，再反馈。这里Ci∈（0,1），且乘法规则是0·0=0，0·1=0，1·0=0，1·1=1。实际上Ci=0表示断开，Ci=1表示连接。因此这个N阶移位寄存器的反馈函数为：

F X1,X2,…,X n=C i X i

i=1

n

f x=C i X i

i=0

特征多项式中的Xi(i=0,1,2...n)与移位寄存器的第i个触发器相对应。选m序列的级数为n=7，序列长度为127。如图4.2所示。

图4.2n=7的反馈移位寄存器的结构模型

根据图4.2的结构模型，设置敏感信号。在时钟的上升沿控制下进行移位，给移位寄存器预置初始信号1010100。

4.1.3 分频器原理

载波信号是使用clk信号经过分频所得，为了适应不同传输线的带宽，需设计不同分频系数的分频器。

对于2N分频，可以方便地用模N的计数器来简单实现 50% 占空比分频输出。而对于2N-1的奇数分频,为了获得50%占空比的输出信号,采用触发前移半个周期的方式来剔除半个脉冲周期,称这种方法为脉冲周期剔除法。

由于本论文对载波信号没有很严格的要求，所以选择2N分频。

4.2 调制程序实现

4.2.1 M序列的实现

根据M序列实现原理设计如下VHDL程序：

architecture Behavioral of M_code is

signal reg7 : STD_LOGIC_VECTOR(6 downto 0) := "1000000";

signal code_back : std_logic := '0';

begin

process(clk,start,reg7,code_back)

begin

if start='1' then

if rising_edge(clk) then

reg7(6 downto 0)<=code_back& reg7(6 downto 1);

code_out<=reg7(0);

end if;

else

code_out<='Z';

end if;

end process;

code_back<= reg7(5) xor reg7(4) xor reg7(3) xor reg7(0);

end Behavioral;

程序中建立了一个结构M_code，其中reg7为一个七位的寄存器，code_back为反馈信号，从code_back<= reg7(5) xor reg7(4) xor reg7(3) xor reg7(0);这条语句可知，他是由寄存器的第5、4、3、0这四位进行模二加得到，在每次的时钟上升沿赋值给寄存器的最高位。寄存器的其他各位依次右移。Start作为开始信号，从程序中可以看出，start信号高电平有效，当start为低电平时，输出为高阻态，当start为高电平时，移位寄存器随clk的上升沿工作。

4.2.2 分频器的实现

分频器使用简单的2（N+1）分频器即整数倍分频器。根据2（N+1）分频器的实现原理设计如下VHDL程序：

architecture Behavioral of Fredevider is

constant N : integer :=3;

signal counter : integer range 0 to N;

signal clk : std_logic :='0';

begin

process(clkin)

begin

if start='1' then

if rising_edge(clkin) then

if counter=N then

counter<=0;

clk<= not clk;

else

counter<=counter+1;

end if;

end if;

else

clk<='0';

end if;

end process;

clkout<=clk;

end Behavioral;

从程序中可以看出，我们定义了一个整型常量N，这里赋值为3，实现8分频；定义了一个计数范围为N+1的计数信号；还有一个是中间信号clk。这里start信号仍然高电平有效，当start为低电平时，时钟输出为低电平，当start为高电平时，正常工作。计数器在每一个输入时钟的上升沿计数，每次加一，当计数满N时，计数值清零，clk取反，这样就实现了N+1个半周期。

4.3 2ASK调制系统仿真

本设计使用的开发平台为quartus2，使用的版本是11.0版本，由于altera公司在版本9.0以后取消了quartus2自带的仿真工具，开始只使用第三方modelsim进行仿真，下面对仿真过程及结果进行说明。

4.3.1 M序列伪随机码仿真

使用modelsim仿真工具仿真需要建立测试代码，如下：

COMPONENT M_code

PORT(

start : IN std_logic;

clk : IN std_logic;

code_out : OUT std_logic

);

END COMPONENT;

这段代码为实体例化，说明实体的输入输出管脚。

uut: M_code PORT MAP (

start => start,

clk =>clk,

code_out =>code_out

);

上面这段代码为实体的管脚映射，因为测试程序不同于源代码，测试程序可以自己定义输入的时钟，时序等，相当于一个信号源，地址映射的作用就是连接信号源和实体，是仿真必不可少的部分。

constant clk_period : time := 10 ns;

clk_process :process

begin

clk<= '0';

wait for clk_period/2;

clk<= '1';

wait for clk_period/2;

end process;

上面这段代码为输入时钟的产生代码，这里定义一个时钟周期为10ns。需要说明的是，进程代码是循环执行的，所以不需要循环语句就可以产生连续的时钟信号。

stim_proc: process

begin

start<='0';

wait for 100 ns;

start<='1';

wait;

end process;

此段代码是start信号的产生代码，可以看到，start的起始状态为低电平，在100ns 之后变为高电平，此后保持高电平。

仿真结果如下图所示：

4.3 M序列仿真图

从图中可以看出，在start信号为低电平期间，code_out信号保持高阻态，且寄存器的值为初值“1000000”，start信号在第100ns时跳变为高电平，在变后的第一个时钟上升沿，寄存器的值开始变化。从输出结果不难看出，输出序列基本是随机序列，满足要求。

4.3.2 分频器仿真

分频器同样只有start信号和时钟输入信号，这里不附测试程序，仿真结果如下：

4.4 分频器仿真结果

从图中可以看出，在start信号为低电平期间，clkout为低电平，start信号在第100ns时跳变为高电平，在变后的第一个时钟上升沿，计数器开始计数，当计数值达到3时，下一个时钟上升沿归零，实现了2（N+1）分频。

4.3.3 调制仿真

根据2ASK的建模模型设计2ASK的仿真程序：

ask_out<= clk_carrier and M_code;

上面代码中，clk_carrier为载波信号，M_code为M序列。仿真结果如下图所示：

4.5 2ASK调制仿真

从上图可以看到，时钟信号定为10MHz，载波信号使用4分频，即2.5MHz，而M序列使用8分频，是载波信号频率的一半，仿真的结果与预想一致。

4.6 2ASK调制仿真

从上图可以看到，时钟信号定为10MHz，载波信号使用6分频，而M序列使用18分频，是载波信号频率的六分之一，这样每一高电平就有6个脉冲，这样的传输效果更好。

5 2ASK解调系统VHDL建模与仿真

5.1 2ASK解调系统仿真模型

基于VHDL语言的2ASK解调建模方框图如图5.1所示。

图5.1 2ASK解调系统建模方框图

从上图可知，已调信号为上一章节产生的调制信号，时钟信号实际上是采样信号，通过对信号进行脉冲计数进行判决，从而得到解调信号。

5.2 2ASK解调系统的实现

5.2.1 2ASK解调系统的VHDL设计

根据上一节的模型，设计VHDL程序如下：signal q: integer range 0 to 35;

signal xx : std_logic;

signal m : integer range 0 to 5;

signal ask_code :std_logic;

U_jietiao1:process(clkin,q)

begin

if start='0' then

q<=0;

elsifrising_edge(clkin) then

xx<=ask_code;

if q=35 then

q <= 0;

else

q<=q+1;

end if;

end if;

end process;

U_jietiao2:process(clkin,q)

begin

if q=35 then

m<=0;

elsif q=34 then

if m<3 then

ask_out<='0';

else

ask_out<='1';

end if;

elsifrising_edge(xx) then

m<=m+1;

end if;

end process;

以上代码即为解调的代码，m取值0-5，是因为每一个基带信号对应6个载波周期，通过计数脉冲个数就可以判断包含的高低电平状态。Q取值为0-35，因为基带信号对应36个clk时钟信号。

5.2.2 2ASK解调系统的仿真结果

在进行解调仿真时，输入带通信号使用的是第四章生成的M序列的调制信号，仿真结果如下：

5.2 调制解调仿真图

5.3 调制解调局部放大图

如图20所示,x的信号值延时一个系统时钟赋给xx。当x信号出现第一个高电平时，内部计数器m开始记数，在q等于34的时候通过判断m的数值来判决输出信号ask_out

是高电平还是低电平。.在q=35时，m清零。在q为其它时，m计xx（x信号的寄存器）的脉冲数。由于在q等于34前没有进行判决，所以之前的y信号都没有输出，这就造成了输出信号y延时输入信号x有35个系统时钟。当然，输入信号x的时刻与允许调制信号start不协调程度不一样的话，造成的延时也不一样，甚至可以造成较严重中的错误。而这里面最要注意到的问题就是前面反复说的码元长度。如果码元长度给定（这里的码元长度等于36个系统时钟周期），那么就需要注意start信号和x信号的同步情况，但是如果码元长度出了问题，最后就结果就会出现较大错误。

5.2.3 2ASK解调仿真的误码分析

5.4Q计数值为18时仿真图像

5.5Q计数值为32时仿真图像

5.6Q计数值为50时仿真图像

从以上三张图可以看出，当q的计数值小于36的一半时，无法完成解调，当在36左右时，会出现误码情况，离36越近误码率越低。所以，在选择解调时钟及计数值时，