微电子论文

【摘要】集成电路设计涵盖了微电子、制造工艺技术、集成电路设计技术的众多内容，目前国内外对集成电路设计人才需求旺盛。集成电路的应用则覆盖了计算机、通信、消费电子等电子系统的集成与开发，随着电子信息产业的发展，使国内对高层次系统设计人才的需求也在不断增加。

【关键词】集成电路

【目录】

一、国际集成电路设计发展现状和趋势

（1）国际集成电路设计发展现状

（2）国际集成电路设计发展趋势

二、集成电路CDM测试

（1）简介

（2）小尺寸集成电路CDM测试

（3）测试小器件时面临的问题

（4）使用夹具固持小器件

（5）支持模版

（6）小结

三、自制COMS集成电路测试仪

（1）测试仪电路构成及原理

（2）测试举例将各型号的集成电路制作成卡片

（3）小结

四、CMOS集成电路使用时的技术要求

（1）CMOS集成电路输入端的要求

（2）防静电要求

（3）接口与驱动要求

一、国际集成电路设计发展现状和趋势

信息技术是国民经济的核心技术，其服务于国民经济各个领域，微电子技术是信息技术的关键。整机系统中集成电路采用多少是其系统先进性的表征。

1）国际集成电路设计发展现状

在集成电路设计中，硅技术是主流技术，硅集成电路产品是主流产品，占集成电路设计的90%以上。正因为硅集成电路设计的重要性，各国都很重视，竞争激烈。产业链的上游被美国、日本和欧洲等国家和地区占据，设计、生产和装备等核心技术由其掌握。

世界集成电路大生产目前已经进入纳米时代，全球多条90纳米/12英寸生产线用于规模化生产，基于70与65纳米之间水平线宽的生产技术已经基本成形，Intel公司的CPU芯片已经采用45纳米的生产工艺。在世界最高水平的单片集成电路芯片上，所容纳的元器件数量已经达到80多亿个。

2005年，世界集成电路市场规模为2357亿美元，预计到2010年其总规模将达到4247亿美元。2008年，世界集成电路设计继续稳步增长，产业周期性波动显现减小状况，企业间的并购或合并愈演愈烈，竞争门槛拉大，技术升级步伐加快，新产品和新应用纷纷涌现。就整体市场来看，近年来增长的主要动力来源于PC、手机和数字播放器等产品的高速成长，市场需求向多样性发展。DRAM市场销售额增速最快。

以集成电路为核心的电子信息产业目前超过了以汽车、石油和钢铁为代表的传统的工业成为第1大产业，成为改造和拉动传统产业迈向数字时代的强大引擎和雄厚基石。全球的集成电路销售额1999年为1250亿美元，以集成电路为核心的电子信息产业的世界贸易总额约占世界GNP的3%，现代经济发展数据表明，每l~2元集成电路产值，带动10元左右电子工业产值的形成，进而带动100元GDP的增长。发达的国家国民经济总产值增长部分的65%目前与集成电路相关。预计在今后的10年内世界集成电路销售额将以年均15%的速度增长，于2010年将达到6000~8000亿美元。作为当今世界经济竞争的焦点，拥有自主版权的集成电路日益成为经济发展的关键、社会进步的基础、国际竞争的筹码和国家安全的保障。

2）国际集成电路设计发展趋势

集成电路最重要生产过程包括：开发EDA（电子设计自动化）工具，应用EDA进行集成电路设计，根据设计结果在硅圆片上加工芯片（主要流程为薄膜制造、曝光和刻蚀），对加工完毕的芯片进行测试，为芯片进行封装，最后经过应用开发将其装备到整机系统上与最终的消费者见面。

1、SOC将成为集成电路设计的主流

SOC(SystemOnaChip)的概念最早源于20世纪90年代，SOC是在集成电路向集成系统转变的过程中产生的。集成电路设计是以市场应用为导向而发展的，而在将来市场应用的推动下SOC已经呈现出集成电路设计主流的趋势，因为其具有低能耗、小尺寸、系统功能丰富、高性能和低成本等特点。在高端或低端的产品中，SOC的应用正日益广泛。2007年，SOC产品的销售额达到347亿美元，平均年增长率超过20%。

SOC是至今仍在发展的产品种类和设计形式。SOC发展重点主要包括：总线结构及互连技术，直接影响芯片总体性能的发挥；软、硬件的协同设计技术，主要解决硬件开发和软件开发同步进行问题；IP可复用技术，如何对其进行测试和验证；低功耗设计技术，主要研究多电压技术、功耗管理技术，以及软件低功耗应用技术等；可测性设计方法学，研究EJTAG设计技术和批量生产测试问题；超深亚微米实现技术，研究时序收敛、信号完整性和天线效应等。

SOC将推动着其它类型系统技术发展。最初发展SOC设计技术是为实现定制产品的大规模生产，SOC技术发展动力与ASIC产品类似，可说是由ASIC最直接演化而来的。SOC 首要目标始终是降低设计成本和实现高系统集成度。SOC设计目标是对现有模块或“核”的重复应用，进而实现重复利用效率的最大化。

SOC也表现为各种种类产品的融合，其实现了很多其它系统模块的整合，例如，ASIC、MPU和Memory等，进而实现系统功能和系统集成度的大幅度提升。

由于自身的优异特点，SOC技术越来越受到市场的青睐。而集成电路工艺技术发展又极大地推动着SOC技术的进一步发展，使得SOC技术与其它（例如，MPU和DRAM等）技术一起发展，将成为集成电路设计的主流。2006年，最引人注目的SOC产品，就是英特尔公司继奔腾Ⅳ之后新一代微处理器Coreduo和CoreⅡduo芯片。

2、IP复用技术将更完善

对SOC的界定必须包括3个方面。首先SOC应该由可设计复用的IP核组成，IP核是具有复杂系统功能的独立VLSI模块。其次IP核应该广泛采用深亚微米以下工艺技术。再次在SOC中可整合多个MPU、DSP、MCU或其复合的IP核。由此可见，在功能、工艺和应用技术上，SOC的应用起点相当高，而IP核的可重复性设计是SOC技术实现应用的关键。

由于系统复杂性越来越高，以及对更短上市时间的追求，设计的复杂性也相应成指数性增加，提高设计生产率已经成为集成电路设计业主要目标。其中IP复用设计正在成为越来越多厂商的选择。IP复用设计是SOC实现的主要基础。把已经优化的子系统甚至系统级模块纳入到新系统设计中，实现集成电路设计能力的飞跃。基于平台的SOC设计技术和硅知识产权(SIP)的重用技术是SOC产品开发的核心技术，是将来世界集成电路技术制高点。IP 复用设计是加快设计进程和降低成本的有效方法。IP复用设计目前已经在集成电路设计中被广泛应用，而且也形成了专门生产可复用IP核的产业和生产商。可复用IP核根据实现性不同可分为以HDL语言形式提交的软核、经过完全布局布线的网表形式提供且不能由系统设计者修改的硬核和结合了软核硬核两种形式的固核3种。因为有不同的厂商参与可复用IP核的生产，为了不同可复用IP核之间良好对接和加快可复用IP知识产权交易发展，而需要标准。业界成立了多个国际组织推动可复用IP核标准的建立，例如，VSIA协会、OPENMORE计划等。

3、设计线宽将逐渐降低

主流集成电路设计目前已经达到0.18~0.13μm，高端设计已经进入90nm，芯片集成度达到108~109nm数量级。根据2003年ITRS(InternationalTechnologyRoadmapforSemiconductor)公布的预测结果，将实现特征尺寸2007年的65nm、2010年的45nm、2013年的32nm、2016年的22nm量产。产品制造的实现以设计为基础，相应的设计方法同期将达到相应的水平。

4、设计可行性与可靠性将得到提高

随着集成电路设计在规模、速度和功能方面的提高，EDA业界努力寻找新设计方法。将来5～10年，伴随着软件和硬件协同设计技术、可测性设计技术、纳米级电路设计技术、嵌入式IP核设计技术和特殊电路工艺兼容技术等出现在EDA工具中，EDA工具将得到更广泛应用。EDA工具为集成电路的短周期快速投产提供了保障，使全自动化设计成为可能，同时设计的可行性和可靠性也能得到提高。

5、可编程逻辑器件将发挥更广泛作用

可编程逻辑器件(PLD)，尤其是现场可编程门阵列(FPGA)，是近几年来集成电路发展最快的产品。PLD将在今后的5～10年中发挥更广泛作用。同时PLD的应用，以及集成电路设计流程将更简化，设计周期将缩短，同时设计成本和制造成本将进一步降低。

6、设计与整机系统结合将更紧密

将来5～10年，集成电路设计将围绕应用展开，64位甚至128位CPU，以及相关产品群开发、3C多功能融合的移动终端芯片组开发、网络通信产品开发、数字信息产品开发和平面显示器配套集成电路开发等将成为集成电路设计面向的主体。

集成电路的集成度和产品性能每18个月有一倍的增加。随着信息产品市场需求的增长，尤其通过通信、计算机与互联网、电子商务、数字视听等电子产品的需求增长，世界集成电路市场在其带动下高速增长。

二、集成电路CDM测试

1）简介

集成电路(IC)的静电放电(ESD)强固性可藉多种测试来区分。最普遍的测试类型是人体模型(HBM)和充电器件模型(CDM)。这两种ESD测试类型旨在揭示包含基本ESD控制的制造环境下，电路在ESD应力下的存续情况如何。HBM是应用最久的ESD测试，但工厂ESD 控制专家普遍认为，在现代高度自动化的组装运营中，CDM是更重要的ESD测试。CDM应力的大小会随着器件的尺寸而变化。有关CDM的“传统智慧”更认为不需要测试尺寸极小的集成电路，因为峰值电流快

2）小尺寸集成电路CDM测试

IC CDM Test for Small Devices Robert Ashton 安森美半导体，Marty Johnson 国家仪器，Scott Ward 德州仪器速变小直至消失。我们在此前的文章中曾指出，极小器件的峰值电流并不像通常认为的那样快速变小直至消失。高速示波器测量显示，即使脉冲宽度变得很窄，极小器件的峰值电流仍令人吃惊地保持高电平。过去，由于这些大峰值电流被忽略，因为使用了场致CDM测试标准所提倡的1 GHz示波器，而场致CDM测试是最普及的CDM 测试形式。

3）测试小器件时面临的问题

观测到极小集成电路超出预料的峰值电流，对负责测试极小器件(尺寸仅为较小的个位数毫米等级)的ESD测试工程师而言可不是什么好消息。图1显示了置于场致CDM测试装置上的8球栅(ball)芯片级封装。必须接触每个被测引脚的探针(的尺寸)占到整个集成电路尺寸的不小比例。显而易见，移动被测器件并不需要太多的探针接触;只是要求反复调整器件的位置。

在场致CDM测试期间，按惯例要使用真空来固持(hold)被测器件(DUT)的位置。真空通常不能非常安全地固持极小的器件。此外，真空孔(的截面积)占到被测器件尺寸的不小比例，可能会影响器件应力。当真空孔尺寸超过被测器件面积的18%时，应力的大小就开始下降。图2比较了置于真空孔与不置于真空孔上的器件在峰值电流或完整电荷(total charge)条件下测量得到的应力大小。

在CDM测试期间使用真空来固持器件，由此带来两个问题。首先，它不起作用，即便起作用，也会开始影响测试结果。业界已经尝试使用两种方法来改善小器件的可测试性——将小封装贴在某类夹具(holder)上，或以支撑结构或模板来固持器件的位置。

4）使用夹具固持小器件

已经在三种条件下使用6 μSMD 裸片来进行CDM测试：仅器件本身、器件贴装在14DIP 转换板上，以及在36LLP替代板(Surrogate Board)上，如图3所示。图4显示了这三种条件下以500 V电压采用8 GHz示波器所获得的CDM测试波形。这些结果显示，贴装在电路板上会增加施加给集成电路的应力。36LLP替代板上应力的增加颇为适度，可以视为易于操作性与更可靠测试结果之间的最佳折衷。贴装在14DIP转换板上的应力增加更为严重，大概不是一个可接受的折衷办法。好消息是36LLP替代板实际上比测试期间会移动的14DIP 转换板更易于操作。

5）支持模版

第二种处理小型集成电路的方法是使用支持模板。业界存在关于支持模块这种方法的顾虑：由于小器件周围有介电常数较高的材料，介电的存会在多大程度上改变集成电路与场板(field plate)之间的电容?被测器件与场板之间的电容是被测器件上应力大小的决定因素。图5显示了固定在CDM装置中一个模板内的6 μSMD封装。此时被测器件位于绝缘体中精心加工的孔，而绝缘体位于CDM装置使用真空的场板中。图6显示了6LLP封装使用与不使

用FR4支持模板时以8 GHz示波器捕获的波形。此图显示这模板在测试条件下仅为集成电路增加极小的应力。

6）小结

使用场致CDM方法来测试极小集成电路存在不少挑战。将极小器件贴装在电路板上能够大幅改善测试的操作，但必须密切注意，使电路板不要太大，否则器件会遭受比没有使用电路板来测试时严重得多的应力。使用模板来在测试期间固持器件的位置所带来的应力增加极小。制造在测试期间能稳固维持器件的模板将是一项挑战。

三、自制CMOS集成电路测试仪

电子技术的电控电路常采用CMOS 逻辑控制系统，通过多年的维修实践，我们自行设计和安装了简易集成逻辑门电路测试仪。只要掌握了各种逻辑门电路输入和输出的逻辑关系，通过该测试仪即可很快判断集成电路的好坏。

1）测试仪电路构成及原理

1 ．电路构成该测试仪电路由+12V 直流电源、16 只小型豆型开关、15 只发光二极管、15 只普通碳膜电阻(1k Ω O ．25W) 和一个16 脚的集成电路管座等组成。为了便于测试判断和分析，对于14 脚集成电路，开关K1 和发光二极管D1 对应控制集成块的①脚，开关K

2 和发光二极管D2 对应控制集成块的②脚，依次类推，直到开关K1

3 和发光二极管D13 对应控制集成块的⑩脚，一般⑦脚接地．由K7 控制选择，K1

4 必须合上控制⑩脚接+12V 电源，对于测试14 脚的集成电路管脚号见图中内部标识．一定要与集成块管脚对号插入。对于16 脚集成电路，开关K1 和发光二极管D1 对应控制集成块的①脚，开关K2 和发光二极管D2 对应控制集成块的②脚，依次类推到第⑦脚( 开关K7 置于+12V 电源位置) ，⑥脚接地，从开关K 9 ' 、K 10 ' 、K 11 ' 、K 12 ' 、K 13 ' 、K 14 ' 、K 1

5 ' 、K14 分别控制⑨脚到⑩脚的输入和控制发光二极管D9 、D 10 ' 一直到D 1

6 ' 的指示，根据各种集成块选择接+12V 电源。

2 ．基本测试原理集成逻辑门电路各个管脚输入电平高或低可以由开关K 来选择，当输入为高电平时，将对应的开关合上；输入电平为低时对应的开关断开，当各组对应的逻辑输出电平为高电平时．对应的发光二极管点亮：输出电平为低时，发光二极管不发光。通过不同输入电平作用使输出电平变化和实际逻辑运算电平关系相对比，可以判定和分析其好坏。制作本测试器，有两点要引起注意：(1) 必须考虑集成电路的管脚第⑦脚与第⑧脚的接地转换。(2) 集成电路的最后脚⑩脚不一定接电源正端，需要增加开关K14 隔离。如：CD141

3 的16 脚就不接电源正端。

2）测试举例将各型号的集成电路制作成卡片

根据卡片的对应脚接通相应的开关K ，合上电源开关K0 。

1 ．测CC4011 时．卡片如图

2 测量时先将K14 合上( 加电源) ，K7 置在接地位置。此被测集成电路为2 输入四与非门，将K1 、K2 开关接通，③脚输出低电平。D

3 不亮，D1 、D2 亮。如果Kl 、K2 断开，则对应的输出端③脚输出高电平，D3 亮，D1 ，D2 不亮。只接通K1 、K2 一个时，D1 、D2 有一个亮，③脚也输出低电平，发光二极管D3 也不亮。其他门测量也如此．不再叙述.

2 ．测CC 4001 ．卡片如图

3 测量时先将K1

4 合上加电源，K7 置接地位置。当

K12 、K13 都未接通时，对应的输出端⑩脚输出高电平，D11 亮，只要K12 、K13 一个合上，则11 脚输出低电平，D11 不亮，K12 、K13 都合上，则11 脚输出低电平，D11 不亮。其他门测量也如此。

3 ．测量CC4071 卡片如图

4 测量时先将K14 合上( 加电源) ．K7 置接地位置。当K12 、K13 都未接通时，对应的输出端11 脚输出低电平，D11 不亮，只要K12 、K13 合上一个，D13 ，D12 有一个对应发光二极管亮，则11 脚输出高电平，D11 亮，K12 、K13 都合上．D13 、D12 都亮，则⑩脚输出高电平，D 1l 亮。其他门测量也如此。

4 ．测量CC4069 卡片如图

5 测量时先将K14 合上( 加电源) ，K7 置接地位置。当合上K1 时．Dl 发光二极管亮，②脚输出低电平，D2 不亮。当断开K1 时，②脚输出高电平，D2 亮。其他门测量也如此。

5 ．测CC4081 ．卡片如图

6 此集成电路为2 输入四与门。测量时先将K14 合上加电源．K

7 置接地位置。将K1 、K2 开关接通，Dl 、D2 发光二管亮，输出端③脚输出高电平，发光二极管D3 亮。如果Kl 、K2 断开，则③脚输出低电平，D1 不亮，只接通Kl 、K2 一个时，Dl 、D2 有一个发光二极管亮，⑧脚也输出低电平，Dl 也不亮。其他门测量也如此。

6 ．测CC4072 ．卡片如图

7 ．此集成电路为4 输入双或门。测量时先将K14 合上( 加电源) ．K7 置接地位置。只要输入端②、③、④、…⑤有一脚是高电平(K2 、K3 、K4 、K5 脚有一个接通或全接通，D2 、D3 、D4 、D5 有一个发光二极管亮或全亮) ，①脚输出高电平。发光二极管Dl 亮，K2 、K3 、K4 、K5 全断开，①脚输出低电平．Dl 不亮。

7 ．测CDl413 ，卡片如图8CDl413 为16 脚集成电路，测量时先将K 9 ' 合上给集成块供电(D9 亮) ，Kl 置于+12V 电源位置(Dl 亮) ，说明此路非门工作正常．用此方法可以依次测量其他 6 路非门是否正常。NEC 公司生产的斗PC2002 系列同CDl413 功能作用和管脚排列完全一样。

8 ．测／VICl4043 卡片如图9MCl4043 为16 脚集成电路( 其第⑧脚直接接地) ，将K7 由接地转换为接高电平。将 E ⑤接高电平(D5 亮) ，④脚输入低电平(K4 断开) ，③脚输入高电平(K3 接通，D3 亮) ，则②脚输出低电平，D2 不亮，④脚输入高电平(K4 接通，D4 亮) ，③脚输入低电平(K3 断开) ，则②脚输出高电平，D2 亮，④脚输入高电平(K4 接通，D4 亮) ，③脚输入高电平(K3 接通，D3 亮) ，则②脚输出高电平，D2 亮，其他门测量也如此。9 ．测量MC14066 ，卡片如图10 测量时先将K14 合上( 加电源) ，K7 置接地位置。将控制端⑤接高电平(K5 接通) ，D5 发光二极管亮，④脚接高电平(K4 接通) ，D4 亮，则③脚输出高电平(D3 亮) 。K4 不接通，D4 不亮，D3 也不亮。将K3 接通(D3 亮) ，K4 断开，D4 亮。③、④脚互为输入、输出端。控制端K5 断开，D5 不亮，③、④脚不论哪一端加高电平，另一端都是低电平。

3）小结

本测试仪可测MC 、CD 、CC 、HEF 等系列集成电路。还有许多集成电路也可以在此测试仪上测试．如：CD4541 、CD40175 、CD4023 、CD4025 、CD4002 、CD4012 、CI)4073 、CD4082 、CD4013 、4N25 、2G03D 等等。( 注：CC 、CD 、MC 、HEF 等系列通用，可直接代换) 。

四、CMOS集成电路使用时的技术要求

1）CMOS集成电路输入端的要求

CMOS 集成电路的输入端悬空时输入阻抗高，易受外界噪声干扰。使电路产生误动作，破坏正常的逻辑关系．而且也极易使栅极感应静电造成击穿损坏。所以，对于“与” 门、“与非”门CMOS 集成电路的多余端采取接高电平措施；对于“或”门、“或非”门CMOS 集成电路的多余端采取接低电平措施。如果电路的工作速度要求不高，功耗也不需要特别考虑，则可采用多余的输入端和使用端并用的措施加以解决。输入端的电流不能超过lmA( 极限值为10mA) ，必须在输入端加适当的电阻进行限流保护( 一般在12V 的工作电压时，输入端加1 ．2k Ω的电阻进行限流保护) 。输入信号不可大于VDD 或小于Vss ，否则输入保护二极管会因正向偏置而引起大电流。在工作或测试时，必须先接通电源后再加信号，先撤除信号后再关电源。如果输入信号的上升或下降时间过长，容易造成虚假触发而导致器件失去正常功能，还会造成损耗。对4000B 系列。上升或下降时间限于151 μ s 以内。否则，须使用史密特触发电路对输入信号整形。

在CMOS 集成电路的输入端与机械接点连接或应用在其他特殊情况下，输入端接线过长，使分布电容和分布电感较大，很容易形成LC 振荡。破坏CMOS 中的保护二极管。CMOS 集成电路的工作电源电压一般在3 ～18V 之间，由于CMOS 集成电路的工作电压范围宽．不使用稳压的电源电路也可以工作。但当系统中有模拟应用的门电路时，最低工作

电压则不应低于4 .5V 。工作在不同电源电压下的器件，其输出阻抗、工作速度和功耗也会不同，在使用中应注意。CMOS 器件输出端不允许直接和Vnn 或Vss 连接，否则将导致器件损坏。

2）防静电要求

如果输入电路中没有一定的抗静电措施，CMOS 集成电路很容易造成电路的毁灭性破坏。CMOS 集成电路应放在抗静电的材料中储存和运输。工作人员不宜穿化纤衣服、硬塑料底的鞋，手或工具在接触集成块前最好先接一下地。对器件引线矫直、弯曲或人工焊接时，使用的设备必须接地良好。由于保护电路吸收的瞬变能量有限，太大的瞬变信号和过高的静电电压将使保护电路失去作用。在焊接CMOS 管脚时，电烙铁必须可靠接地，利用电烙铁断电后的余热焊接，并先焊接其接地脚，以防电烙铁漏电击穿器件输入端。总而言之。CMOS 集成电路在包装、储存、运输、焊接等环节中可能产生的静电问题．仍须谨慎对待，采取各种措施预防，并且接地良好、可靠。

3）接口与驱动要求

CMOS 集成电路与运放接口时，运放如果使用单电源．并且与CMOS 使用的电源一样。则可直接连接。如果运放采用双电源。CMOS 采用的是独立的另一组电源，在电路中，则要采用钳位保护电路，使CMOS 输入电压处在10V 与地之间。接口电阻既作为( 2M ()S 的限流电阻．又对二极管进行限流保护。逻辑器件的接口电路主要应注意电平匹配和输出能力两个问题，要和器件的电源电压结合起来考虑。例如，CMOS 集成电路和TTL 等其他电路的连接，其电路相互之间的电源电压和输入、输出电平及电流不相同，则其前级电路的输出电流必须满足后级电路对输入电流的要求；前级电路输出的逻辑电平必须满足后级电路对输入电平的要求，它们之间的连接是通过电平转换或电流转换电路完成的。CMOS 集成电路既可以将同一个芯片几个同类电路并接起来提高驱动能力，也可以选用驱动能力较强的缓冲放大器来提高驱动能力。

致谢

很快我们的课程就结束了，上了这么长时间的课，首先感谢我的王老师，感谢他对我们的指导，感谢他孜孜不倦的教诲，他给我的感觉是一个很幽默的老师，虽然他是我们电子学院的院长，可他上课时却不是很严肃，上课给我的感觉是很轻松，上课时他也给我们讲他的工作经验，让我也知道了不少，再次感谢王老师。