EDA实验报告
目录
第一部分实验开发系统概述及使用说明.............................................................. １第一章EDA实验系统 ....................................................................................... １第二章EDA/SOPC实验系统 ............................................................................ ７第二部分实验部分............................................................................................ １０实验一EDA工具基本操作与应用 ........................................................... １０实验二计数器设计..................................................................................... ２４实验三串入/并出移位寄存器实现 ........................................................... ２６实验四四人抢答器设计............................................................................. ２８实验五序列检测器设计............................................................................. ２９实验六DDS信号源的设计........................................................................ ３０实验七交通灯控制器设计......................................................................... ３１实验八数字钟设计..................................................................................... ３２实验九出租车计费器设计......................................................................... ３３实验十频率计的实现................................................................................. ３４附录——FPGA接口对照表 ............................................................................ ３５
第一部分实验开发系统概述及使用说明
第一章EDA实验系统
一、实验系统概述
此系列实验系统针对数字电路设计CPLD/FPGA及模拟电路设计技术有一总体上的概念。其中II、III型均为数字电路设计实验开发系统，IV、V型为数、模混合可编程器件实验开发系统。这些系列设备都能不同程度地满足高校的现代电子技术EDA教学和数字电路及其它相关实验课程的要求。由于可编程器件的设计灵活性，其系统更能满足高校的相关课程设计，毕业设计及大学生电子设计竞赛等。对于程度较高的同学，本系统极其丰富的功能单元和可搭接的灵活性，使他们完全能够做出超出大纲要求的具有复杂性和创造性的综合实验。同时该系统也是从事教学及科研的广大教师和电子工程师的理想开发工具。希望读者能从中得到裨益，并提出宝贵的改进意见。
二、配套软件
Max+plus II 10.0基础版(商业版见报价单及相关资料说明)
1.运行环境Win95/98
2.层次化设计支持
3.原理图输入支持
4.文本输入支持
5.AHDL输入支持
6.VHDL输入支持
7.原理图设计宏库基本库8.仿真和时序分析支持
9.逻辑综合支持
10. 硬件编程/下载支持
11.支持芯片
Max7000全系列（如7000A、7000B、7000E、7000S等）和Max9000系列等
Flex6000、8000、10K（如10K系列的10K10、20、30、50、10K100等）、10KE系列等
三、系统硬件组成
（一）IV型实验箱结构组成：
1．CPLD/FPGA适配器板：标准配置是本公司的EPF10k10或MAX7128接口板。
主要负责整个系统与不同公司不同类型的芯片实现通讯，下载接口是数字芯片的下载接口（DIGITAL JTAG），主要用于CPLD/FPGA芯片的数据下载。该适配器
板目前我公司提供有Altera、Lattice、Xilinx公司的不同门数的芯片。也可根据客
户需求专门订做。
２．扫描驱动类接口：
1）8位八段数码管显示输出
系统的显示采用8位8段共阴极数码管（高电平有效），所对应的接口序号为：8位段驱动接口：a、b、c、d、e、f、g、Dp；
8位位驱动采用3-8译码产生，对应的接口为：SEL0~SEL2，悬空为高电平，
其具体的对应关系如下表所示：
2）4×8键盘输入
本矩阵键盘为4×8键盘，其接口电路原理图如图Y-5所示，I/O口分别为KIN0、KIN1、KIN2、KIN3、SEL0、SEL1、SEL2，其中SEL0、SEL1、SEL2位于
16×16点阵区。
3）16×16位发光二极管（LED）点阵
E2PROM（2864），用来保存字符数据信息，接口序号为：数据线：D0~D7；
地址线：A0~A11；片选线：/CE；读有效信号线：/OE；写有效信号线：/WE。
16×16点阵显示，各驱动接口为：第一行到第十六行对应的为L0~L15，第一列到第十六列驱动采用3-8译码，对应的接口为SEL0~SEL3。具体对应
关系见下表：
3．通用数字式接口
1）18个按键开关。
3）12红、黄、绿发光二极管按交通灯形式排列。
4）8位直线排列LED等。
4．模拟器件及接口
1）扬声器（高电平TTL驱动）。
2）AD558数/模转换（8位，0~5V电压输出）。有两种输出方式。第一种，将短路子接在左侧的两个铜柱上，Ｄ／Ａ转换输出到Ｄ／ＡＯＵＴ区域的６个孔输出；
第二种，将短路子接在右侧的两个铜柱上，Ｄ／Ａ转换输出接到ＬＭ３５８的同相输入端。
3）LM358单电源二运放。与AD558配合，将ＡＤ５５８的输出接到ＬＭ３５８的同相输入端，作为他的同相输入信号；在ＬＭ３５８的右上脚，有ＴＥＳＴＩＮ模块，他的信号可作为ＬＭ３５８的反相输入端。
5．模拟信号源模块
模块中第一排端口为输入口，第二排端口为输出口，分别说明如下：
Diff IN：需差分转换信号输入口；
Mux IN1：需叠加信号1输入口；
Mux IN2：需叠加信号2输入口；
Diff OUT+：差分信号正极性输出端口，为Diff IN差分后的信号；
Diff OUT-：差分信号负极性输出端口，为Diff IN差分后的信号；
Mux OUT：叠加信号输出端口，为Mux IN1与Mux IN2相加后的信号；
SIN_OUT 312KHz：正弦信号312KH Z输出端口；
6．支持模拟可编程器件
支持Lattice公司的Pac10、20、80芯片组，并增添了单片机和一些信号源。本系统适合做数摸混合电路实验及单片机和可编程器件系统实验，还可方便的扩展部分接口实验等。
7．其它：
1）E2 PROM 2864
2）连线若干。
3）双时钟源（从4MHZ~1HZ）。
4）可变电阻器，产生可变的模拟电压量（0~5V）。
5）支持JTAG方式的下载编程接口。
6）可扩展单元（类似面包板）。
EDA-IV实验箱结构框图如下：
图2 EDA-IV型实验箱结构图
1、单片机接口模块
本单片机为开放性设计，可自由下载程序，对整个系统无任何影响。可以实现CPLD/FPGA 与单片机的接口实验，以及高级的FPGA开发，其对应的接口为：
P0口：D0～D7；P1口：P10～P17；
P2口：P20～P27；复位信号输出：RESET
P3口分别对应为：/RD、/WR、RXD、TXD、T0、T1、INT0、INT1
其他接口为：ALE、PSEN
RESET复位端口提供一高电平脉冲。
2、可调数字信号源
时钟信号源可产生从1.2Hz～20MHz之间的任意频率。
该电路采用全数字化设计，提供的最高方波频率为20MHz，最低频率为
1.2Hz，并且频率可以在这个范围办内随意组合变化。整个信号源共有六个输
出口（CLK0～CLK5），每个输出口输出的频率各不相同，通过JP1～JP11这11
组跳线来完成设置的，其中：
CLK0输出口的频率通过JP7（CLK0）来设置的，这样输出的时钟频率种类为
20MHz、10MHz、5MHz、2.5MHz、1.25MHz；
CLK1输出口的频率通过JP1（F_SEL1）及JP8（CLK1）来设置，输出频率对应
的关系为：
F CLK1=20MHz×F_SEL1×CLK1
CLK2输出口的频率通过JP1（F_SEL1）、JP2（F_SEL2）及JP9（CLK2）来设置，
输出频率对应的关系为：
F CLK2=20MHz×F_SEL1×F_SEL2×CLK2
CLK3输出口的频率通过JP1（F_SEL1）、JP2（F_SEL2）、JP3（F_SEL3）及JP10
（CLK3）来设置，输出频率对应的关系为：
F CLK3=20MHz×F_SEL1×F_SEL2×F_SEL3×CLK3
CLK4输出口的频率通过JP1（F_SEL1）、JP2（F_SEL2）、JP3（F_SEL3）、JP4
（F_SEL4）及JP11（CLK4）来设置，输出频率对应的关系为：
F CLK4=20MHz×F_SEL1×F_SEL2×F_SEL3×F_SEL4×CLK4
CLK5输出口的频率通过JP1（F_SEL1）、JP2（F_SEL2）、JP3（F_SEL3）、JP4
（F_SEL4）、JP5（F_SEL5）及JP6（CLK5）来设置，输出频率对应的关系为：
比如要得到1.2Hz的信号,短路子的设置如下:
JP1 F_SEL1：1/16
JP2 F_SEL2：1/16
JP3 F_SEL3：1/16
JP4 F_SEL4：1/16
JP5 F_SEL5：1/16
JP6 F_SEL6：1/16
JP7 CLK0： 1.25M
信号输出CLK5。
四、CPLD/FPGA可编程器件的设计过程
可编程器件的设计过程与单片机开发的过程类似，同样包括程序的编辑、编译适配、仿真调试及下载实现的几个部分，具体流程如下图所示。
五、硬件安装及使用说明
本实验开发系统在出厂时均已按用户要求配备好了相关的主芯片适配器、编程电缆、实验指导书、连接导线及相关软件。II、III、IV型实验箱均自带开关电源，用户只需接入220V电源即可。本实验装置无需用户添加其它设备，仅需与计算机连接便可进行所有实验。硬件安装及使用中需要注意的几个步骤如下：
1、打开实验箱，检查并核实设备完好及附件齐全；
2、检查下载编程电缆标识：不同公司的编程电缆是不同的，如Altera公司的编程电缆出厂时标有Altera字样、Lattice公司的的电缆有两种：一种是数字器件编程电缆，标有Lattice字样；另一种是模拟芯片编程电缆，其上标有PAC字样，其它厂家类似。使用时一定要注意编程电缆不能混用，否则程序不能正确下载。同一厂家的CPLD/FPGA芯片的下载电缆是一样的。
3、安装下载编程电缆：确保欲安装的下载电缆与当前实验箱上适配器芯片相一致，然后将其25针的接插头连接到计算机的并行口上，另一端连接到实验箱的JTAG编程座上，并确保电缆两断接触良好。注意，IV型实验箱上有两个编程接口，一个是数字编程接口，标有DIGITAL字样、一个是模拟芯片编程接口，标有ANALOG字样，注意不要接错。I、II、III型实验箱均只有一个数字芯片编程接口，位于实验箱的左上角。
4、开启实验箱电源，电源指示灯亮。本电源为5V开关电源，有短路及自恢复等功能。如电源指示灯不亮，请检查是否已接入220V电源或由其它原因所致。
其编程接口旁边的状态指示灯处于闪烁状态，如不能正确下载请检查是硬件问题还是软件设置问题？如不能最终排除故障请急时与我们联系。
6、实验时严禁带电接插，以防损坏电路芯片。如有异常要急时切断电源并排除故障。
第二章EDA/SOPC实验系统
EDA/SOPC实验系统是集EDA和SOPC开发为一体的综合性实验系统，它不仅可以独立完成几乎所有的EDA设计，也可以完成大多数的SOPC系统。
采用Altera公司的Cyclone系列的12万门FPGA为核心，整个系统采用模块化设计，各个模块之间可以自由组合，使得该实验系统的灵活性大大提高。同时实验系统还提供了丰富的接口模块，供人面机交互，从而大大增加了实验开发者的乐趣，满足了普通高等院校、科研人员等的需求。
开发工程师可以使用VHDL语言、Verilog HDL语言、原理图输入等多种方式，利用Altera公司提供的QuartusII及Nios软件进行编译，下载，并通过EDA/SOPC实验系统进行结果验证。实验系统提供多种人机交互方式，如键盘阵、按键、拨档开关输入；七段数码管、大屏幕图形点阵LCD显示；串口通信；VGA接口、PS2接口、USB接口、Ethernet接口等，利用Altera公司提供的一些IP资源和Nios32位处理器，用户可以在该实验系统上完成不同的SOPC设计。
EDA/SOPC实验系统提供的资源有：
◆Altera公司的EP1C6Q240C8，12万门级FPGA，另外可以选配更高资源的FPGA。
◆FPGA配置芯片采用可在线编程的EPC2，通过JTAG口和简单的跳线即可完成设
计的固化。
◆1个数字时钟源，提供48MHZ、12MHZ、1MHZ、100KHZ、10KHZ、1KHZ、100HZ、
10HZ、2HZ和1HZ等多个时钟。
◆1个模拟信号源，提供频率和幅度可调的正弦波、三角波和方波。
◆两个串行接口，一个用于SOPC开发时的调试，另一个可以完成其它的通信。
◆1个VGA接口。
◆1个PS2接口，可以接键盘或鼠标。
◆1个USB接口，利用PDIUSBD12芯片实现USB协议转换。
◆1个Ethernet接口，利用RTL8019芯片实现TCP/IP协议转换。
◆基于SPI接口的音频CODEC模块。
◆1个输入、输出探测模块，供数字信号的观察。
◆16个LED显示。
◆8个拨档开关输入。
◆8个按键输入。
◆1个4×4键盘阵列。
◆8个七段管显示。
◆1个扬声器模块。
◆1个交通灯模块。
◆1个直流电机模块。
◆1个高速AD和1个高速DA。
◆240×128大屏幕图形点阵LCD显示。
◆存储器模块提供256K×32Bit的SRAM和2M×8Bit的FLASH ROM。
下面就部分模块作简要介绍。
FPGA模块
FPGA采用Altera公司的Cyclone系列的EP1C6Q240C8，该芯片采用240脚的PQFP
供92160Bit的RAM；另外芯片内部还自带有2个锁相环，可以在高速运行的时候保证系统时钟信号的稳定性。
FPGA与实验箱上提供的各个模块都已经连接好，这样就避免了实验过程中繁琐的连线以及由于连线造成的不稳定的后果。
配置模块
配置芯片采用要在线多次编程的EPC2，该芯片通过JTAG下载，即可完成FPGA设计的固化。这样就避免了用户需要多条电缆或者需要编程器才能完成固化的任务，同时也方便了用户只需一条电缆即可完成FPGA的配置和EPC2的编程。
时钟模块
时钟的产生由有源晶振产生48MHZ的时钟信号，再由CPLD分频完成多种时钟信号的产生。时钟信号已经在系统板上连接到FPGA的全局时钟引脚，只需要通过时钟模块的简单跳线，即可完成FPGA时钟频率的选择。
USB模块
USB模块采用Philips公司的PDIUSBD12芯片，它通常用作微控制器系统中实现与微控制器进行通信的高速通用串行接口，它还支持本地的DMA传输。
PDIUSBD12完全符合USB1.1版的规范，它还符合大多数器件的分类规格：成像类、海量存储器件、通信器件、打印设备以及人面接口设备。另外，该芯片还集成了许多特性，包括SoftConnet TM、GoodLink、可编程时钟输出、低频晶振和终止寄存器集合，所有这些特性都为系统显著的节约了成本，同时使USB功能在外设上的应用变得容易。
存储器模块
实验系统上提供了256K×32Bit的SRAM和2M×8Bit的FLASH ROM，其中SRAM主要是为了在开发SOPC时存放可执行代码和程序中用到的变量，而FLASH则是用来固化调试好的SOPC代码等。SRAM选用两片ISSI公司的IS61LV25616（256K×16Bit）进行数据线并联从而扩展为256K×32Bit的存储区；FLASH ROM采用AMD公司的AM29LV017D，其容量为2Mbyte。
Ethernet模块
Ethernet模块采用的TCP/IP转换芯片为RTL8019AS芯片，该芯片是一款高集成度、全双工以太网控制器，内部集成了三级省电模式，由于其便捷的接口方式，所以成了多数系统设计者的首选。RTL8019AS支持即插即用标准，可以自动检测设备的接入，完全兼容EthernetII以及IEEE802.310BASE5、10BASE2、10BASET等标准，同时针对10BASET还支持自动极性修正的功能，另外该芯片还有很多其他功能。
高速AD/高速DA
本实验系统中采用的高速AD为TLC5510，TLC5510是一个8位高速AD，其最高转换速率可到20MSPS，单5V供电，被广泛应用于数字电视、医疗图像、视频会议等高速数据转换领域。
高速DA采用TLC5602，该芯片也是一个8位高速AD，其最高转换速率可到33M，足以满足一般数据处理的场合。
240×128图形点阵LCD
240×128图形点阵LCD可以用来显示图形、曲线、文本、字符等等，显示模块内嵌有
时也硬件设置了液晶的结构：单屏显示、80系列的8位微处理器接口、显示屏长度为30个字符、宽度为16个字符等。
第二部分实验部分
实验一EDA工具基本操作与应用
说明：本书将以实验一为例详细介绍altera公司max+plusII及QUARTUSII软件的基本应用，其它实验将不再赘述。读者在通过本实验后将对max+plusII软件及CPLD/FPGA的设计与应用有一个比较完整的概念和思路。此书因篇幅有限，仅仅介绍了max+plusII及QUARTUSII 软件的最基本、最常用的一些基本功能，相信读者在熟练使用本软件以后，你定会发现该软件还有好多非常方便、快捷、灵活的设计技巧与开发功能。
一、实验目的
1、通过一个简单的D触发器的设计，让学生掌握MAXPLUS及QUARTUSII设计工具进行电子设计的基本流程。
2、初步了解可编程器件设计的全过程。
二、主要仪器设备
EDA实验系统一台，EDA/SOPC实验系统一台
三、实验步骤
（一）MaxplusII软件的基本操作与应用
1、设计输入
（1）软件的启动：进入Altera软件包，打开MAX+plus II 10.0软件,如图1-1所示。
图1-1
（2）启动File \ New菜单，弹出设计输入选择窗口，如下图1-2所示：
图1-2
（3）选择Text Editor file，单击ok按钮，打开文本编辑器，进入文本设计输入电路编辑状态，并输入D触发器VHDL程序代码，如下图1-3所示：
图1-3
2、电路的编译与适配
（1）选择芯片型号
选择当前项目文件欲设计实现的实际芯片进行编译适配，点击Assign\Device菜单选择芯片，如下图1-4对话筐所示。如果此时不选择适配芯片的话，该软件将自动把所有适合本电路的芯片一一进行编译适配，这将耗费你许多时间。该例程中我们选用CPLD芯片来实现，如用7000S系列的EPM7128SLC84-15芯片；同样也可以用FPGA芯片来实现，你只需在下面的对话窗口中指出具体的芯片型号即可。
图1-4
（2）编译适配
启动MAX+plus II \ Compiler菜单，按Start开始编译，并显示编译结果，生成下载文件。如果编译时选择的芯片是CPLD，则生成* ?pof文件；如果是FPGA芯片的话，则生成* ?sof文件，以备硬件下载编程时调用。同时生成* ?rpt报告文件，可详细查看编译结果。如有错误待修改后再进行编译适配，如下图1-5所示。注意，此时在主菜单栏里的Processing 菜单下有许多编译时的选项，视实际情况选择设置。
图1-5
如果说你设计的电路顺利地通过了编译，在电路不复杂的情况下，就可以对芯片进行编程下载，直到设计的硬件实现，至此你已经完成了一个EDA的设计与实现的整个过程。如果你的电路有足够的复杂，那么其仿真就显得非常必要。
3、电路仿真与时序分析
MaxplusII教学版软件支持电路的功能仿真（或称前仿真）和时序分析（或称后仿真）。众所周知，开发人员在进行电路设计时，非常希望有比较先进的高效的仿真工具出现，这将为你的设计过程节约很多时间和成本。由于EDA工具的出现，和它所提供的强大的（在线）仿真功能迅速地得到了电子工程设计人员的青睐。
（1）启动ＭaxplusII\Ｗavefrom editor菜单，进入波形编辑窗口，如下图1-6所示。
（2）将鼠标移至空白处并单击右键，出现如下图1－7所示对话窗口。
（3）选择Ｅnter nodes from snf选项并按左键确认，出现下图1－8所示对话筐，
单击和按钮，选择欲仿真的Ｉ／Ｏ管脚。
图1－8
（4）单击ＯＫ按钮，列出仿真电路的输入、输出管脚图，如下图1－9所示。在本电路中，D触发器的输出为灰色，表示未仿真前其输出是未知的。
（5）准备为电路输入端口添加激励波形，如下图1-10所示。
图1－10
（6）选择仿真时间：视电路实际要求确定仿真时间长短，如下图1-11所示。在本实验中，我们选择软件的默认时间10us。
（7）保存激励信号编辑结果：使用File\Save或关闭当前波形编辑窗口时均出现下图1-12对话筐，注意此时的文件名称不要随意改动，单击OK按钮保存激励信号波形。
图1-12
（8）打开MaxplusII\Simulator菜单，弹出其对话窗口，如下图1-13所示。
图1-13
（9）确定仿真时间，End Time 为“1”的整数倍。单击Start开始仿真，如有出错报告，请查找原因，一般是激励信号添加有误。本电路仿真结果报告中无错误、无警告，如下图1-14所示。
（10）观察电路仿真结果，请单击激励输出波形文件图标,如下图1-15所示。
（11）从上图可见，我们所设计的D触发器顺利地通过了仿真，设计完全正确。
4、管脚的重新分配与定位
启动MAX+plus II \ Floorplan Editor菜单命令，（或按快捷图标）出现如图1-16
所示的芯片管脚自动分配画面（读者可在芯片的空白处试着双击鼠标左键，你能发现这样操作可在芯片和芯片内部之间进行切换，可观察芯片内部的逻辑块等）。
图1-16
Floorplan Editor显示的是该设计项目的管脚分配图。这是由软件自动分配的。用户可随意改变管脚分配，以方便与你的外设电路进行匹配。管脚编辑过程如下：
1、按下窗口左边的手动分配图标，所有管脚将会出现在窗口。
2、用鼠标按住某输入/输出端口，并拖到下面芯片的某一管脚上，松开鼠标左键，便可完成一个管脚的重新分配（读者可试着在管脚之间相互拖拽，你会觉得非常方便）。注意：芯片上有一些特定功能的管脚，进行管脚编辑时一定要注意。另外，在芯片器件选择中，如果选的是Auto，则不允许对管脚进行再分配。当你对管脚进行调二次整以后，一定要再编译一次，否则程序下载以后，其管脚功能还是为当初的自动分配状态。
5、器件的下载编程与硬件实现
（1）启动MAX+plus II \ Programmer菜单，请你填写硬件类型，请选择“byte blaster”并按下OK确认即可。
（2）选择完下载文件以后，单击OK确定，出现下图1-17的下载编程界面。
图1-17
（3）单击Program按钮，进行下载编程（如是FPGA芯片，请点击Configure），如不能正确下载，请点击Detect jtag chain info按钮进行JTAG测试，查找原因，直至完成下载，最后按OK退出。至此，你已经完成了可编程器件的从设计到下载实现的整个过程。
（4）结合电路功能，观察设计实现的正确结果。
（二）QUARTUSII软件的基本操作与应用
1、运行QUARTUSII软件。
2、选择File/New Project Wizard，新建一个工程，并点击Next。
西安电子科技大学EDA实验报告
EDA大作业及实验报告
实验一：QUARTUS Ⅱ软件使用及组合电路设计仿真 实验目的： 学习QUARTUS Ⅱ软件的使用，掌握软件工程的建立，VHDL源文件的设计和波形仿真等基本内容； 实验内容： 1.四选一多路选择器的设计 首先利用QuartusⅡ完成4选1多路选择器的文本编辑输入(mux41a.vhd)和仿真测试等步骤，给出仿真波形。 步骤： （1）建立工作库文件夹和编辑设计文件； （2）创建工程； （3）编译前设置； （4）全程编译； （5）时序仿真； （6）应用RTL电路图观测器（可选择） 实验程序如下： LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY mux41 IS PORT( S10:IN STD_LOGIC_VECTOR(1 DOWNTO 0); A,B,C,D:IN STD_LOGIC; Q:OUT STD_LOGIC ); END ENTITY mux41; ARCHITECTURE bhv OF mux41 IS BEGIN PROCESS(A,B,C,D,S10) BEGIN IF S10="00" THEN Q<=A; ELSIF S10="01" THEN Q<=B; ELSIF S10="10" THEN Q<=C; ELSE Q<=D; END IF; END PROCESS; END bhv; 波形仿真如图：
其中，分别设置A,B,C,D四个输入都为10.0ns的方波，其占空比分别为25%，50%，75%，90%以作为四种输入的区分，使能端s10以此输入00(即[0])，01(即[1])，10(即[2])，11(即[3])，可以观察到输出端Q依次输出分别为A,B,C,D。试验成功。 其RTL电路图为： 2.七段译码器程序设计仿真 2．1 原理：7段数码是纯组合电路，通常的小规模专用IC，如74或4000系列的器件只能作十进制BCD码译码，然而数字系统中的数据处理和运算都是2进制的，所以输出表达都是16进制的，为了满足16进制数的译码显示，最方便的方法就是利用VHDL译码程序在FPGA或CPLD中实现。本项实验很容易实现这一目的。例1作为7段BCD码译码器的设计，输出信号LED7S的7位分别接如实验图1数码管的7个段，高位在左，低位在右。例如当LED7S输出为"0010010" 时，数码管的7个段：g、f、e、d、c、b、a分别接0、0、1、0、0、1、0，实验中的数码管为共阳极的，接有低电平的段发亮，于是数码管显示“5”。 实验图1 数码管及其电路 2．2 实验内容：参考后面的七段译码器程序，在QUARTUS II上对以下程序进行编辑、编译、综
EDA实验报告
目录 第一部分实验开发系统概述及使用说明.............................................................. １第一章EDA实验系统 ....................................................................................... １第二章EDA/SOPC实验系统 ............................................................................ ７第二部分实验部分............................................................................................ １０实验一EDA工具基本操作与应用 ........................................................... １０实验二计数器设计..................................................................................... ２４实验三串入/并出移位寄存器实现 ........................................................... ２６实验四四人抢答器设计............................................................................. ２８实验五序列检测器设计............................................................................. ２９实验六DDS信号源的设计........................................................................ ３０实验七交通灯控制器设计......................................................................... ３１实验八数字钟设计..................................................................................... ３２实验九出租车计费器设计......................................................................... ３３实验十频率计的实现................................................................................. ３４附录——FPGA接口对照表 ............................................................................ ３５
EDA实验报告
EDA 实验报告 实验一：组合电路的设计 实验内容是对2选1多路选择器VHDL 设计，它的程序如下： ENTITY mux21a IS PORT ( a, b : IN BIT; s : IN BIT; y : OUT BIT ); END ENTITY mux21a; ARCHITECTURE one OF mux21a IS SIGNAL d,e : BIT; BEGIN d <= a AND (NOT S) ; e <= b AND s ; y <= d OR e ; END ARCHITECTURE one ; Mux21a 仿真波形图 以上便是2选1多路选择器的VHDL 完整描述，即可以看成一个元件mux21a 。mux21a 实体是描述对应的逻辑图或者器件图，图中a 和b 分别是两个数据输入端的端口名，s 为通道选择控制信号输入端的端口名，y 为输出端的端口名。Mux21a 结构体可以看成是元件的内部电路图。最后是对仿真得出的mux21a 仿真波形图。 Mux21a 实体 Mux21a 结构体
实验二：时序电路的设计 实验内容D 触发器的VHDL 语言描述，它的程序如下： LIBRARY IEEE ; USE IEEE.STD_LOGIC_1164.ALL ; ENTITY DFF1 IS PORT (CLK : IN STD_LOGIC ; D : IN STD_LOGIC ; Q : OUT STD_LOGIC ); END ; ARCHITECTURE bhv OF DFF1 IS BEGIN PROCESS (CLK) BEGIN IF CLK'EVENT AND CLK = '1' THEN Q <= D ; END IF; END PROCESS ; END bhv; D 触发器的仿真波形图 最简单并最具代表性的时序电路是D 触发器，它是现代可编程ASIC 设计中最基本的时序元件和底层元件。D 触发器的描述包含了VHDL 对时序电路的最基本和典型的表达方式，同时也包含了VHDL 中许多最具特色的语言现象。D 触发器元件如上图所示，其在max+plus2的仿真得出上面的波形 D 触发器
基于VHDL语言的EDA实验报告(附源码)
EDA 实验报告 ——多功能电子钟 姓名:张红义 班级：10级电科五班 学号：1008101143 指导老师：贾树恒
电子钟包括：主控模块，计时模块，闹钟模块，辅控模块，显示模块，蜂鸣器模块，分频器模块。 1．主控模块： 主要功能：控制整个系统，输出现在的状态，以及按键信息。 源代码: libraryieee; use ieee.std_logic_1164.all; useieee.std_logic_arith.all; useieee.std_logic_unsigned.all; entity mc is port(functionswitch,k,set,lightkey: in std_logic; chose21,setout: out std_logic; lightswitch:bufferstd_logic; modeout,kmodeout : out std_logic_vector(1 downto 0); setcs,setcm,setch,setas,setam,setah:outstd_logic); end mc; architecture work of mc is signalmode,kmode:std_logic_vector(1 downto 0); signal light,chose21buf:std_logic; signalsetcount:std_logic_vector(5 downto 0); begin process(functionswitch,k,set,lightkey) begin iffunctionswitch'event and functionswitch='1' then mode<=mode+'1'; end if; iflightkey'event and lightkey='1' then lightswitch<=not lightswitch; end if; if mode="01" thenchose21buf<='0'; else chose21buf<='1'; end if; ifk'event and k='1' then if mode="01" or mode="11" then kmode<=kmode+'1'; end if;end if; if set='1' then if mode = "01" then ifkmode="01" then setcount<="000001"; elsifkmode="10" thensetcount<="000010"; elsifkmode="11" then setcount<="000100";
EDA交通灯实验报告
实验：交通灯设计 一、设计任务及要求： 设计任务：模拟十字路口交通信号灯的工作过程，利用实验板上的两组红、黄、绿LED作为交通信号灯，设计一个交通信号灯控制器。要求： （1）交通灯从绿变红时，有4秒黄灯亮的间隔时间； （2）交通灯红变绿是直接进行的，没有间隔时间； （3）主干道上的绿灯时间为40秒，支干道的绿灯时间为20秒； （4）在任意时间，显示每个状态到该状态结束所需的时间。 主干道 图1 路口交通管理示意图 设计要求： （1）采用VHDL语言编写程序，并在QuartusII工具平台中进行仿真，下载到EDA实验箱进行验证。 （2）编写设计报告，要求包括方案选择、程序清单、调试过程及测试结果。 二、设计原理 1、设计目的： 学习DEA开发软件和QuartusII的使用方法，熟悉可编程逻辑器件的使用。通过制作来了解交通灯控制系统，交通灯控制系统主要是实现城市十字交叉路口红绿灯的控制 2、设计说明
（1）第一模块：clk时钟秒脉冲发生电路 在红绿灯交通信号系统中，大多数情况是通过自动控制的方式指挥交通的。 因此为了避免意外事件的发生，电路必须给一个稳定的时钟（clock）才能让系统正常运作。 模块说明： 系统输入信号： Clk: 由外接信号发生器提供256的时钟信号； 系统输出信号： full：产生每秒一个脉冲的信号； （2）第二模块：计数秒数选择电路 计数电路最主要的功能就是记数负责显示倒数的计数值，对下一个模块提供状态转换信号。 模块说明： 系统输入：full: 接收由clk电路的提供的1HZ的时钟脉冲信号； 系统输出信号：tm：产生显示电路状态转换信号 tl：倒计数值秒数个位变化控制信号 th：倒计数值秒数十位变化控制信号 （3）第三模块：红绿灯状态转换电路 本电路负责红绿灯的转换。 模块说明： 系统输入信号：full: 接收由clk电路的提供的1hz的时钟脉冲信号； tm: 接收计数秒数选择电路状态转换信号； 系统输出信号：comb_out: 负责红绿灯的状态显示。 （4）第四模块：时间显示电路 本电路负责红绿灯的计数时间的显示。 模块说明： 系统输入信号：tl：倒计数值秒数个位变化控制信号； th：倒计数值秒数十位变化控制信号； 系统输出信号：led7s1: 负责红绿灯的显示秒数个位。 led7s2：负责红绿灯的显示秒数十位。 三、设计方案
EDA实验报告
电子科技大学成都学院 实验报告册 课程名称：EDA实验与实践 姓名：魏亮 学号：2940710618 院系：微电子技术系 专业：集成电路设计与集成系统（嵌入式） 教师：李海 2011 年12 月12 日
实验一：计数器 一、实验目的： 学习计数器的设计，仿真和硬件测试； 进一步熟悉Verilog HDL的编程方法。 二、实验原理和内容： 本实验的原理是利用复位信号rst，时钟信号clk，输出cout ，实现由0自加到学号（即18）。 本实验的内容是利用Quartus Ⅱ建立一个自加至18的计数器，并进行仿真测试。 三、实验步骤： 1. 启动Quartus Ⅱ建立一个空白工程，然后命名为count . qpf 。 2. 新建Verilog HDL源程序文件count.v，输入程序代码并保存， 然后进行综合编译，若在编译过程中发现错误，则找出并更正错误， 直到编译成功为止。 3. 建立波形仿真文件并进行仿真验证。 四、实验数据和结果： module count (clk,rst,cout); input clk,rst; output[5:0] cout; reg[5:0] cout; always @ (posedge clk) begin if(rst) begin cout=cout+1; if(cout==5'b10011) cout=0; end end endmodule
五、实验总结： 进一步熟悉仿真测试和Verilog HDL 编程方法。
实验二：流水灯 一、实验目的： 通过次试验进一步了解、熟悉和掌握CPLD/FPGA开发软件的使用方法及Verilog HDL的编程方法；学习简单的时序电路的设计和硬件 测试。 二、实验原理和内容： 本实验的内容是建立可用于控制LED流水灯的简单硬件电路，要求在实验箱上时间LED1~LED8发光二极管流水灯显示。 原理：在LED1~LED8引脚上周期性的输出流水数据，如原来输出的数据是11111100则表示点亮LED1、LED2。流水一次后，输出数据应 该为11111000，而此时则应点亮LED1~LED3三个LED发光二极管，这 样就可以实现LED流水灯，为了方便观察，在源程序中加入了一个分频 程序来控制流水速率。 三、实验步骤： （1）启动QuartusII建立空白工程，然后命名为led.qpf。 （2）新建Verilog HDL源程序文件led.v，输入程序代码并保存（源程序参考实验内容），进行综合编译，若在编译过程中发现错误，则找出并更正错误，直至编译成功为止。 （3）FPGA引脚分配，在Quartus II主界面下，选择Assignments→Pins，按照实验课本附录进行相应的引脚分配，引脚分配好以后保存。 （4）对该工程文件进行最后的编译，若在编译过程中发现错误，则找出并更正错误，直至编译成功为止。 （5）打开试验箱的电源开关，执行下载命令，把程序下载到FPGA试验箱中，观察流水灯的变化。 四、实验数据和结果： module led(led,clk); input clk; output[7:0] led; reg[7:0] led_r; reg[31:0] count; assign led=led_r[7:0]; always @ (posedge clk) begin count<=count+1';
郑州航院EDA实验报告模板
《EDA技术及应用》 实验报告 系部：电子通信工程系 指导教师：张松炜 学号：121307214 ____ 姓名：李俊杰_______
2014___年_6___月__19_日 实验一点亮LED设计 一、实验目的 通过此试验可以让大家逐步了解，熟悉和掌握FPGA开发软件Quartus II的使用方法及VerilogHDL的编程方法。 二、实验内容 本实验是一个简单的点亮LED灯的实验，具体包括： 1)使用Quartus II建立一个工程； 2)Quartus II工程设计； 3)设置编译选项并编译硬件系统； 4)下载硬件设计到目标FPGA; 5)观察LED的状态； 三、实验原理 和单片机一样，向片子里写进数据，输出高电平（对于共阴极的），或者输出低电平（对于共阳极）。根据Cyclone片子已经分配好的针脚设置好针脚。 四、实验步骤 建立-----个工程-----输入程序-----软件编译 ------生成下载文件-----下载—调试。
五、实验程序 module led1(led); //模块名led1 output[7:0] led; //定义输出端口 reg[7:0] led; //定义寄存器 always //过程1 begin led = 8'b10101010; //输出0xAA end endmodule 六、思考题 （1）写出使用QuartusII软件开发工程的完整的流程。 建立一个工程—输入程序—软件编译综合—生成下载文件— 下载—硬件调。 实验二流水灯实验 一、实验目的 通过此试验让大家进一步了解熟悉和掌握FPGA开发软件的使用方法及软件编程方法。学习简单的时序电路的设计和硬件测试。 二、实验内容 本实验的内容是建立用于控制LED流水灯的简单硬件电路，要求在SmartSOPC上实现LED1-LED8发光二极管流水灯的显示。 三、实验原理
EDA实验报告
湖北民族学院信息工程学院实验报告 （电气、电子类专业用） 班级： 09 姓名：周鹏学号：030940908 实验成绩： 实验地点： EDA实验室 课程名称：数字系统分析与设计实验类型：设计型 实验题目：实验一简单的QUARTUSII实例设计，基于VHDL格雷码编码器的设计 实验仪器：HH-SOC-EP3C40EDA/SOPC实验开发平台，PC机。 一、实验目的 1、通过一个简单的3—8译码器的设计,掌握组合逻辑电路的设计方法。 2、初步了解QUARTUSII原理图输入设计的全过程。 3、掌握组合逻辑电路的静态测试方法。 4、了解格雷码变换的原理。 5、进一步熟悉QUARTUSII软件的使用方法和VHDL输入的全过程。 6、进一步掌握实验系统的使用。 二、实验原理、原理图及电路图 3-8译码器三输入，八输出。当输入信号按二进制方式的表示值为N时，输出端标号为N的输出端输出高电平表示有信号产生，而其它则为低电平表示无信号产生。因为三个输入端能产生的组合状态有八种，所以输出端在每种组合中仅有一位为高电平的情况下，能表示所有的输入组合。其真值表如表1-1所示 输入输出 A B C D7 D6 D5 D4 D3 D2 D1 D0 0 0 0 0 0 0 0 0 0 0 1 0 0 1 0 0 0 0 0 0 1 0 0 1 0 0 0 0 0 0 1 0 0 0 1 1 0 0 0 0 1 0 0 0 1 0 0 0 0 0 1 0 0 0 0
1 0 1 0 0 1 0 0 0 0 0 1 1 0 1 0 0 0 0 0 0 1 1 1 1 0 0 0 0 0 0 0 表1-1 三-八译码器真值表 译码器不需要像编码器那样用一个输出端指示输出是否有效。但可以在输入中加入一个输出使能端，用来指示是否将当前的输入进行有效的译码，当使能端指示输入信号无效或不用对当前信号进行译码时，输出端全为高电平，表示无任何信号。本例设计中没有考虑使能输入端，自己设计时可以考虑加入使能输入端时，程序如何设计。 三、实验步骤及内容 实验内容一： 在本实验中，用三个拨动开关来表示三八译码器的三个输入（A、B、C）；用八个LED来表示三八译码器的八个输出（D0-D7）。通过输入不同的值来观察输入的结果与三八译码器的真值表（表1-1）是否一致。实验箱中的拨动开关与FPGA的接口电路如下图1-1所示，当开关闭合（拨动开关的档位在下方）时其输出为低电平，反之输出高电平。实验内容二： 本实验要求完成的任务是变换12位二进制码到12位的格雷码。实验中用12位拨动开关模块的K1～K12表示8位二进制输入，用LED模块的LED1～LED12来表示转换的实验结果十二位格雷码。实验LED亮表示对应的位为‘1’，LED灭表示对应的位为‘0’。通过输入不同的值来观察输入的结果与实验原理中的转换规则是否一致。实验箱中的拨动开关、与FPGA的接口电路，LED灯与FPGA的接口电路以及拨动开关、LED与FPGA的管脚连接在实验一中都做了详细说明，这里不在赘述。 实验步骤一： 1、建立工程文件 1)选择开始>程序>Altera>QuartusII8.1> QuartusII8.1(32BIT)，运行QUARTUSII 软件。或者双击桌面上的QUARTUSII的图标运行QUARTUSII软件，出现如图1-3所示，如果是第一次打开QUARTUSII软件可能会有其它的提示信息，使用者可以根据自己的实际情况进行设定后进入图1-3所示界面。
EDA仿真实验报告
EDA仿真实验报告 姓名： 学号： 班级：
一.实验目的 1.了解EDA技术的发展、应用。 2.学习Multisim的使用。 二.实验内容 1.与非门实现四舍五入 2.用74LS138和必要的门电路设计一个表决电路 3.用74LS85设计四位数值比较器 三.实验软件与环境 1.EDA技术 EDA技术是在电子CAD技术基础上发展起来的计算机软件系统，是指以计算机为工作平台，融合了应用电子技术、计算机技术、信息处理及智能化技术的最新成果，进行电子产品的自动设计。利用EDA 工具，电子设计师可以从概念、算法、协议等开始设计电子系统，大量工作可以通过计算机完成，并可以将电子产品从电路设计、性能分析到设计出IC版图或PCB版图的整个过程在计算机上自动处理完成。 2.EDA的应用 EDA在教学、科研、产品设计与制造等各方面都发挥着巨大的作用。 主要是了解EDA的基本概念和基本原理、使用EDA的某种工具进行电子课程的实验并从事简单系统的设计，为今后工作打下基础。
3.Multisim Multisim是Interactive Image Technologies公司推出的以Windows 为基础的板级仿真工具，适用于模拟/数字线路板的设计。 本实验使用了NI Multisim 14.0 软件。 四.实验内容与步骤 1.与非门实现四舍五入电路（只能用与非门） 真值表： 逻辑表达式：F=m(5,6,7,8,9)
2.用74LS138和必要的门电路设计一个表决电路 真值表： F=M'ABC+MA'BC+MAB'C+MABC'+MABC=MAB+MAC+MBC+ABC 电路方面要注意输出为低电平，所以要用与非门。
eda实验报告
一位全加器 library IEEE; use IEEE.STD_LOGIC_1164.ALL; use IEEE.STD_LOGIC_ARITH.ALL; use IEEE.STD_LOGIC_UNSIGNED.ALL; -- Uncomment the following lines to use the declarations that are -- provided for instantiating Xilinx primitive components. --library UNISIM; --use UNISIM.VComponents.all; entity adder is port(a,b,cin:in std_logic; co,so:out std_logic); end adder; architecture Behavioral of adder is signal temp1,temp2:std_logic; begin temp1<= a xor b; temp2<= temp1 and cin; so<= temp1 xor cin; co<= temp2 OR (a AND b); end Behavioral; 四位全加器 library IEEE; use IEEE.STD_LOGIC_1164.ALL; use IEEE.STD_LOGIC_ARITH.ALL; use IEEE.STD_LOGIC_UNSIGNED.ALL; -- Uncomment the following lines to use the declarations that are -- provided for instantiating Xilinx primitive components. --library UNISIM; --use UNISIM.VComponents.all; entity counter10 is
EDA技术基础实验报告
EDA技术基础实验报告 学院：信息科学与技术学院 班级： 姓名： 学号：
实验一 MAX—plusII及开发系统使用 一、实验目的 1、熟悉利用MAX-plusⅡ的原理图输入方法设计简单的组合电路 2、掌握层次化设计的方法 3、熟悉DXT-BⅢ型EDA试验开发系统的使用 二、主要实验设备 PC 机一台（中档以上配置），DXT-B3 EDA实验系统一台。 三、实验原理 数字系统设计系列实验是建立在数字电路基础上的一个更高层次的设计性实验。它是借助可编程逻辑器件（PLD），采用在系统可编程技术（ISP），利用电子设计自动化软件（EDA），在计算机（PC）平台上进行的。 因为本实验是在计算机平台上进行，因此实验方式，实验手段和实验仪器与传统的实验有很大的区别，主要体现在以下几个方面： 1、实验器材集中化，所有实验基本上在一套实验设备上进行。 传统的实验每作完一个实验，实验器材基本上都要变动（个别除外）。而做本实验时，只要在计算机上把不同的程序输进去，其它步骤所有实验都一致； 2、实验耗材极小（基本上没有耗材）； 3、在计算机上进行，自动化程度高，人机交互性好，修改、验证实验简单； 4、下载后，实验结果清晰； 5、实验仪器损耗少，维护简单； 下面，就本套实验设备做一个简单的介绍。 1、Max+PlusII软件的安装步骤： 第一步：系统要求 奔3CPU以上，128M内存以上，4G 以上硬盘，98 操作系统（98或Me操作系统才可以下载，其他操作系统下载必须安装驱动，否则只能仿真，如果只是进行仿真的话，对系统没要求） 第二步：安装 点击安装可执行文件进行安装，安装完毕后会弹出一对话框，点击是或否都可以。 第三步：将安装文件夹中的License 文件夹打开，里面有一个License.bat 注册文件，
EDA实验报告-实验3计数器电路设计
暨南大学本科实验报告专用纸 课程名称 EDA实验成绩评定 实验项目名称计数器电路设计指导教师郭江陵 实验项目编号 03 实验项目类型验证实验地点 B305 学院电气信息学院系专业物联网工程 组号： A6 一、实验前准备 本实验例子使用独立扩展下载板EP1K10_30_50_100QC208(芯片为EP1K100QC208)。EDAPRO/240H实验仪主板的VCCINT跳线器右跳设定为； EDAPRO/240H实验仪主板的VCCIO 跳线器组中“”应短接，其余VCCIO均断开；独立扩展下载板“EP1K10_30_50_100QC208”的VCCINT跳线器组设定为；独立扩展下载板“EP1K10_30_50_100QC208”的VCCIO跳线器组设定为。请参考前面第二章中关于“电源模块”的说明。 二、实验目的 1、了解各种进制计数器设计方法 2、了解同步计数器、异步计数器的设计方法 3、通过任意编码计数器体会语言编程设计电路的便利 三、实验原理 时序电路应用中计数器的使用十分普遍，如分频电路、状态机都能看到它的踪迹。计数器有加法计数器、可逆计数器、减法计数器、同步计数器等。利用MAXPLUSII已建的库74161、74390分别实现8位二进制同步计数器和8位二——十进制异步计数器。输出显示模块用VHDL实现。 四、实验内容 1、用74161构成8位二进制同步计数器（程序为T3-1）； 2、用74390构成8位二——十进制异步计数器（程序为T3-2）； 3、用VHDL语言及原理图输入方式实现如下编码7进制计数器（程序为T3-3）： 0，2，5，3，4，6，1 五、实验要求 学习使用Altera内建库所封装的器件与自设计功能相结合的方式设计电路，学习计数器电路的设计。 六、设计框图 首先要熟悉传统数字电路中同步、异步计数器的工作与设计。在MAX+PLUS II中使用内建的74XX库选择逻辑器件构成计数器电路，并且结合使用VHDL语言设计转换模块与接口模块，最后将74XX模块与自设计模块结合起来形成完整的计数器电路。并借用前面设计的数码管显示模块显示计数结果。 ◆74161构成8位二进制同步计数器（程序为T3-1）
EDA实验报告
一MAX –plusII及开发系统使用 一、实验目的 1、熟悉利用MAX-plusⅡ的原理图输入方法设计简单的组合电路 2、掌握层次化设计的方法 3、熟悉DXT-BⅢ型EDA试验开发系统的使用 二、主要实验设备 PC 机一台（中档以上配置），DXT-B3 EDA实验系统一台。 三、实验原理 数字系统设计系列实验是建立在数字电路基础上的一个更高层次的设计性实验。它是借助可编程逻辑器件（PLD），采用在系统可编程技术（ISP），利用电子设计自动化软件（EDA），在计算机（PC）平台上进行的。 因为本实验是在计算机平台上进行，因此实验方式，实验手段和实验仪器与传统的实验有很大的区别，主要体现在以下几个方面： 1、实验器材集中化，所有实验基本上在一套实验设备上进行。 传统的实验每作完一个实验，实验器材基本上都要变动（个别除外）。而做本实验时，只要在计算机上把不同的程序输进去，其它步骤所有实验都一致； 2、实验耗材极小（基本上没有耗材）； 3、在计算机上进行，自动化程度高，人机交互性好，修改、验证实验简单；
4、下载后，实验结果清晰； 5、实验仪器损耗少，维护简单； 下面，我们就本套实验设备做一个简单的介绍。 (一)Max+plusⅡ10.0的使用。 1、Max+PlusII软件的安装步骤： 第一步：系统要求 奔3CPU以上，128M内存以上，4G 以上硬盘，98 操作系统（98或Me操作系统才可以下载，其他操作系统下载必须安装驱动，否则只能仿真，如果大家只进行仿真的话，对系统没要求） 第二步：安装 点击安装可执行文件进行安装，安装完毕后会弹出一对话框，点击是或否都可以。 第三步：将安装文件夹中的License 文件夹打开，里面有一个License.bat 注册文件，将此文件复制到你的安装目录下（你的安装目录可放在任一个驱动器下，然后建立一个Max10的文件夹，将系统安装在此文件夹中，安装后此文件夹中会有三个文件夹）的任一个文件夹中，要清楚位置。 第四步：注册 启动Max+PlusII 软件，可以从开始-->程序-->Altera-->Max+PlusII 打开，也可以建立一个快捷方式在桌面上。启动软件后， 会有弹出一个对话框，点击是或否都可以，然 后进入系统。点击菜单中的Options，然后选 中License菜单项，打开弹出一个注册对话框， 在注册文件路径中打开你第三步中复制位置的 License 文件，然后点击OK，注册完毕。 2、 max+plusⅡ软件基本设计流程
EDA技术实验报告完整版
福建农林大学金山学院 信息工程类 实验报告 课程名称：EDA技术 姓名：邱彬彬 系：信息与机电工程系 专业：电子信息工程专业 年级：2010级 学号：100201079 指导教师：蔡剑卿 职称：讲师 2013年05月03日
实验项目列表
福建农林大学金山学院信息工程类实验报告 系：信息与机电工程系专业：电子信息工程年级： 2010级 姓名：邱彬彬学号： 100201079 实验课程： EDA技术 实验室号：__田实405 实验设备号： 2B 实验时间： 2013年4月13日指导教师签字：成绩： 实验一Quartus II 9.0软件的使用 1．实验目的和要求 本实验为验证性实验，其目的是熟悉Quartus II 9.0软件的使用，学会利用Quartus II 9.0软件来完成整个EDA开发的流程。 2．实验原理 利用VHDL完成电路设计后，必须借助EDA工具中的综合器、适配器、时序仿真器和编程器等工具进行相应的处理后，才能使此项设计在FPGA上完成硬件实现，并得到硬件测试，从而使VHDL设计得到最终的验证。 Quartus II是Altera提供的FPGA/CPLD开发集成环境，包括模块化的编译器，能满足各种特定设计的需要，同时也支持第三方的仿真工具。 3．主要仪器设备（实验用的软硬件环境） 实验的硬件环境是： 微机一台 GW48 EDA实验开发系统一套 电源线一根 十芯JTAG口线一根 USB下载线一根 USB下载器一个 实验的软件环境是： Quartus II 9.0软件 4．操作方法与实验步骤 利用Quartus II 9.0软件实现EDA的基本设计流程：创建工程、编辑文本输入设计文件、编译前设置、全程编译、功能仿真。 利用Quartus II 9.0软件实现引脚锁定和编译文件下载。
EDA实验报告模板
《EDA技术》实验报告 系别： 专业： 班级：学号： 姓名： 指导教师： 实验课程： 实验地点：EDA实验室 年月日
实验教师填阅
实习报告要求 1 封面——指定样稿 2 纸张——A4纸 3．格式要求如下
实验课程名称：EDA技术 （居中，三号宋体，加粗，占4行） 一、实验目的（左顶格，四号宋体，加粗，占2行，不接排） 1、了解EDA技术及常用EDA软件的用途（小4号宋体，)（正文）×××××(小4号宋体，接排) 2、了解电路设计中常用器件并能正确选择（同上）。 3、掌握Protel99 Se的基本使用（同上）。 二、实验课时：16学时（左顶格，四号宋体，加粗，占2行，不接排） 三、实验地点：EDA实验室（左顶格，四号宋体，加粗，占2行，不接排） 四、实验内容： 在电路板设计软件Protel99 Se环境下，完成稳压电源的原理图、PCB板的设计（或8051按键实验板原理图、PCB板的设计） 五、实验步骤：（要求详细描述各步骤的操作过程） 1.电路原理图的设计(小4号宋体，加粗)（要求截入设计的原理图，并 列出设计步骤,可用流程图表示） 图1. 稳压电源原理图（五号字体）
2.报表的生成（包括网络报表、元器件列表。电气规则测试报告， 并列出报表生成步骤） 。。。正文（小四，行距20磅） 3.印制电路板的设计（截入设计的原理图，并列出设计步骤）。。。 六实验总结： 1、总结设计电路板的过程或流程，及设计过程中应注意的问题。 a、电路原理图的设计流程。 b、生成报表，包括（网络报表，原件列表，电气规则测试报告）。 c、印制电路板的设计流程。 2、什么是元器件的封装，列出你所知道的电子元器件的基本封装类型，并说明其含义（至少列出六种）。 3、网络报表在电路板设计过程中起什么作用，并说明网络报表的内容都包括那些？。。 4、在电路板的设计过程中你都遇到的那些问题？是如何解决的？ 。。 5、总结本课程的实验心得，提出你的意见和建议。
EDA实验报告四(状态机实现序列检测器的设计)
实验四：状态机实现序列检测器的设计 一、实验目的 1、了解和学习Quartus II 7.2软件设计平台。 2、了解EDA的设计过程。 3、通过实例，学习和掌握Quartus II 7.2平台下的文本输入法。 4、学习和掌握状态机的工作和设计原理。 5、掌握用VHDL 实现状态机的方法 6、利用状态机设计一个序列检测器 二、实验仪器 PC机，操作系统为Windows7/XP，本课程所用系统均为WindowsXP（下同），Quartus II 7.2设计平台。 三、实验步骤 1、创建工程，在File菜单中选择New Project Wizard，弹出对话框如下图所示 在这个窗口中第一行为工程保存路径，第二行为工程名，第三行为顶层文件实体名，和工程名一样。 2、新建设计文本文件，在file中选择new，出现如下对话框：
选择VHDL File 点击OK。 3、文本输入，在文本中输入如下程序代码： LIBRARY IEEE; USE IEEE. STD_LOGIC_1164. ALL; ENTITY fsm IS port(clk,x:IN STD_LOGIC; z:OUT STD_LOGIC); END fsm; ARCHITECTURE bhv OF fsm IS TYPE STATE IS(S0,S1,S2,S3); SIGNAL present_state:state; BEGIN PROCESS(clk) BEGIN IF(clk'EVENT AND clk='1')THEN CASE present_state IS WHEN S0=> IF x='1'THEN present_state<=S1; ELSE present_state<=S0; END IF; WHEN S1=> IF x='0'THEN present_state<=S2;
EDA实验报告——计数器
模323计数器设计实验报告 一、实验内容 在QuartusII平台上，利用VHDL代码实现学号323计数器的设计，并在三位数码管显示出来。 二、实验步骤与过程分析 1、建立工程。 打开Quartus II软件平台，点击File---〉new project wizard建立一个工程xuehao_323,工程所在文件夹名字为xuehao_323,设置顶层实体名称为xuehao_323，点击next设置device，按照实验箱上FPGA的芯片名更改编程芯片的设置。 分析： 选择的硬件平台是Altera EPF10K20TI144_4的FPGA试验箱。 2、添加VHDL文件。 在所在工程添加文件cnt10.vhd（十进制计数器），cnt_xuehao.vhd（323进制计数器），scan_led3_vhd.vhd（三位数码管显示），exp_cnt_xuehao323_7seg.vhd（数码管显示323三位学号计数器）四个文件。 这里通过老师给出的代码进行修改且理解： cnt10.vhd如下：
分析： 这是十进制计数器的VHDL代码设计，因为十进制有十个状态，所以输入数据和输出状态需要四位宽，其中输入端口有aclr 清零端，clock时钟信号，cnt_en使能端，data[3..0]数据输入，sload装载使能，当aclr为高电平有效时，输出清零，从0开始，计数为时钟信号clock的上升沿到来时且使能端cnt_en 为高电平有效时自动加1（sload为低电平时），如果装载使能sload为高电平有效时，则装载数据data[3..0]，输出端口有两个，分别为cout（当q[3..0]为9时输出为高电平），q[3..0]变化为0—9循环变化。
EDA实验报告三(3-8译码器的设计)
实验三：3-8译码器的设计 一、实验目的 1、学习Quartus II 7.2软件设计平台。 2、了解EDA的设计过程。 3、通过实例，学习和掌握Quartus II 7.2平台下的文本输入法。 4、学习和掌握3-8译码器的工作和设计原理。 5、初步掌握该实验的软件仿真过程。 二、实验仪器 PC机，操作系统为Windows7/XP，本课程所用系统均为WindowsXP（下同），Quartus II 7.2设计平台。 三、实验步骤 1、创建工程，在File菜单中选择New Project Wizard，弹出对话框如下图所示 在这个窗口中第一行为工程保存路径，第二行为工程名，第三行为顶层文件实体名，和工程名一样。 2、新建设计文本文件，在file中选择new，出现如下对话框：
选择VHDL File 点击OK。 3、文本输入，在文本中输入如下程序代码：library ieee; use ieee.std_logic_1164.all; entity variable_decoder is port(A:in STD_LOGIC; B:in STD_LOGIC; C:in STD_LOGIC; Y:out STD_LOGIC_VECTOR(7 downto 0)); end variable_decoder; architecture rtl of variable_decoder is begin process(A,B,C) variable COMB:std_logic_vector(2 downto 0); begin COMB:=C&B&A; case COMB is when "000"=>Y<="11111110"; when "001"=>Y<="11111101"; when "010"=>Y<="11111011"; when "011"=>Y<="11110111"; when "100"=>Y<="11101111"; when "101"=>Y<="11011111";
EDA实验报告
实验报告 课程名称_verilog数字系统设计 __ 学生学院信息工程学院 专业班级13级应用电子专业4班 学号3113002512 姓名陈文威 指导教师罗思杰 2015年11月9 日
实验一简单组合逻辑电路的设计 一、实验要求 1、用verilog HDL语言描写出简单的一位数据比较器及其测试程序 2、用测试程序对比较器进行波形仿真测试；画出仿真波形 3、总结实验步骤和实验结果 二、实验原理与内容 这是一个可综合的数据比较器，很容易看出它的功能是比较数据a与数据b，如果两个数据相同，则给出结果1，否则给出结果0,。在verilog HDL中，描述组合逻辑时常用assign结构。注意equal=（a==b）？1:0，这是一种在组合逻辑实现分支判断时常使用的格式。 模块源代码： //--------------------compare--------- module compare(equal,a,b); input a,b; output equal; assign equal=(a==b)?1:0; endmodule 测试模块用于检测模块设计的正确与否，它给出模块的输入信号，观察模块的内部信号和输出信号，如果发现结果与预期的有所偏差，则要对设计模块进行修改。 测试模块源代码： `timescale 1ns/1ns module comparetest; reg a,b; wire equal; initial begin a=0; b=0; #100 a=0;b=1; #100 a=1;b=1; #100 a=1;b=0; #100 $stop; end