集成电路-微电子-学习中概念解释

1:SOI（Silicon-On-Insulator，绝缘衬底上的硅）技术是在顶层硅和背衬底之间引入了一层埋氧化层。通过在绝缘体上形成半导体薄膜，SOI材料具有了体硅所无法比拟的优点：可以实现集成电路中元器件的介质隔离，彻底消除了体硅CMOS 电路中的寄生闩锁效应；采用这种材料制成的集成电路还具有寄生电容小、集成密度高、速度快、工艺简单、短沟道效应小及特别适用于低压低功耗电路等优势，因此可以说SOI将有可能成为深亚微米的低压、低功耗集成电路的主流技术。通常根据在绝缘体上的硅膜厚度将SOI分成薄膜全耗尽FD（Fully Depleted）结构和厚膜部分耗尽PD（Partially Depleted）结构。由于SOI的介质隔离，制作在厚膜SOI结构上的器件正、背界面的耗尽层之间不互相影响，在它们中间存在一中性体区，这一中性体区的存在使得硅体处于电学浮空状态，产生了两个明显的寄生效应，一个是"翘曲效应"即Kink 效应，另一个是器件源漏之间形成的基极开路NPN寄生晶体管效应。如果将这一中性区经过一体接触接地，则厚膜器件工作特性便和体硅器件特性几乎完全相同。而基于薄膜SOI结构的器件由于硅膜的全部耗尽完全消除"翘曲效应"，且这类器件具有低电场、高跨导、良好的短沟道特性和接近理想的亚阈值斜率等优点。因此薄膜全耗尽FDSOI应该是非常有前景的SOI结构。

目前比较广泛使用且比较有发展前途的SOI的材料主要有注氧隔离的SIMOX(Seperation by Implanted Oxygen)材料、硅片键合和反面腐蚀的BESOI(Bonding-Etchback SOI)材料和将键合与注入相结合的Smart Cut SOI材料。在这三种材料中，SIMOX适合于制作薄膜全耗尽超大规模集成电路，BESOI 材料适合于制作部分耗尽集成电路，而Smart Cut材料则是非常有发展前景的SOI 材料，它很有可能成为今后SOI材料的主流。

2:速度过冲 Velocity overshoot effect

（1）基本概念：

速度过冲效应（Velocity overshoot effect）是半导体载流子在强电场作用下所产生的一种瞬态输运现象。另外一种重要的瞬态输运现象是弹道输运。速度过冲效应所表现出来的效果就是载流子的漂移速度超过正常的定态漂移速度。这种效应对于小尺寸器件以及化合物半导体器件等的性能的影响比较大，可有效地提高器件的工作频率和速度。与速度过冲相对应的一种瞬态输运现象是速度下冲，即是突然去掉强电场时所产生的漂移速度低于定态速度的一种现象。（2）产生机理：

产生速度过冲的原因就在于半导体中载流子的动量弛豫时间远小于其能量弛豫时间，这实际上也就意味着，在强电场作用下，载流子能够很快地获得很大的动量，而相应地较难于获得很高的能量。这是由于载流子在强电场作用下获得动量的机理与获得能量的机理不同所致。由于晶体中能够提供能量和动量的客体通常是声学波声子和光学波声子，而一般声学波声子的动量较大、能量较小，光学波声子的能量较大、动量较小，所以在强电场作用下，载流子所获得的动量主要是来自于声学波声子，而所获得的能量则主要是来自于光学波声子。因为载流子从声学波声子处获得动量的速度要大于从光学波声子处获得能量的速度，所以在强电场作用下，载流子即会很快地通过与声学波声子的散射而获得动量、并达到很大的漂移速度，而与此同时其能量却可能仍然将处于原来较低的状态，需要通过较长一段时间才能达到相应的较高能量的状态；于是，这时载流

子的漂移速度就远大于相应定态时的漂移速度——速度过冲，只有再经过一段时间，当能量也达到了较高的稳定状态以后才恢复到定态的漂移速度。以过冲速度输运的过程是一种瞬态过程，输运速度不同于定态输运。类似地，如果突然撤去强电场，则载流子将很快失去动量，速度降低，但与此同时其能量的变化却不能马上跟上，则就出现速度下冲的现象。

（3）对器件性能的影响：

速度过冲效应对于小尺寸器件以及化合物半导体器件等的性能的影响比较大，可有效地提高器件的工作频率和速度。由于不同的半导体，它们的动量弛豫时间与能量弛豫时间的差别的大小不相同，因此在不同半导体中的速度过冲效应所产生影响的效果也不相同。由于Si中载流子的动量弛豫时间和能量弛豫时间比较接近，则载流子速度过冲的时间和过冲的距离都比较小，因此对于Si器件及其集成电路，只有在深亚微米器件、超大规模集成电路中才有一定的影响。但在GaAs等化合物半导体中由于动量弛豫时间要比能量弛豫时间短得多，则速度过冲现象显著，因此对器件性能的影响很大。

动量弛豫时间（momentum relaxation time）与能量弛豫时间（Energy relaxation time ）：

对于半导体中的载流子而言，当载流子从一个稳定状态过渡到另一个稳定状态的过程即称为弛豫，存在有动量弛豫和能量弛豫两种过程，因为动量的变化机理往往不同于能量的变化机理。

动量弛豫时间就是指载流子进行漂移运动时动量发生变化的一种过程的时间。在一定的电场作用下，载流子将通过碰撞[散射]而获得动量和能量，达到一个稳定的状态；去掉电场后，载流子也将通过碰撞而失去动量和能量，恢复到原来的状态。动量弛豫过程的时间常数就称为动量弛豫时间，能量弛豫过程的时间常数就称为能量弛豫时间。动量弛豫过程往往是通过载流子与声学波声子的散射[碰撞]、交换动量来实现的；而能量弛豫过程则往往是通过载流子与光学波声子的散射、交换能量后来实现的。

由于动量弛豫和能量弛豫的机理（交换动量和交换能量的散射过程）不一定相同，因此同一个半导体中载流子的动量弛豫时间和能量弛豫时间也不一定相等。一般，在Si中，动量弛豫时间和能量弛豫时间比较接近，但在GaAs等化合物半导体中则相差较大（动量弛豫时间往往要比能量弛豫时间短得多）。半导体中载流子的速度过冲等现象，实际上就是动量弛豫时间远小于能量弛豫时间所造成的结果。

3 亚阈值摆幅（Subthreshold swing），又称为S因子。这是MOSFET在亚阈状态工作时、用作为逻辑开关时的一个重要参数，它定义为：

S = dVgs / d(log10 Id)，单位是[mV/dec]。S在数值上就等于为使漏极电流Id变化一个数量级时所需要的栅极电压增量ΔVgs，注意S是从Vg-Id曲线上的最大斜率处提取出来的。表示着Id~Vgs关系曲线的上升率。

S值与器件结构和温度等有关：衬底反向偏压将使表面耗尽层电容CD减小，则S值减小；界面陷阱的存在将增加一个与CD并联的陷阱容，使S值增大；温度升高时，S值也将增大。为了提高MOSFET的亚阈区工作速度，就要求S值越小越好，为此应当对MOSFET加上一定的衬偏电压和减小界面陷阱。

室温条件下（T=300k），MOS型器件S的理论最小值为

log(10)*KT/q=59.6mV/dec≈60 mV/dec，但一些新型器件，如隧穿器件（Tunneling Transistor），可以获得低于此理论值的亚阈值摆幅。

在大规模数字集成电路的缩小规则中，恒定电压缩小规则、恒定电场缩小规则等都不能减小S值，所以这些缩小规则都不适用，只有采用半经验的恒定亚阈特性缩小规则才比较合理。

4为了提高器件和IC的频率、速度性能，就需要缩小器件的特征尺寸。按比例缩小规则（scaling law）就是为了方便设计集成电路(IC)所采取的一种规则。这种规则有好几种，主要的是恒定电源电压缩小规则、恒定电场缩小规则和恒定亚阈特性缩小规则。

——恒定电压缩小规则——

恒定电源电压按比例缩小规则（CV scaling law，CV规则）是为了方便设计集成电路(IC)所采取的一种规则。为了提高器件和IC的频率、速度性能，就需要缩小尺寸。CV缩小规则是对恒定电场缩小规则（CE规则）的一种修正。

CV规则是在保持器件和电路中各点电位不变的条件下，尽量来缩小尺寸，以提高器件和电路的有关性能。其特点是：保持了电源电压不变；器件和引线的横向和纵向尺寸都缩小了α倍；为了使耗尽层宽度缩小α倍，就需要把衬底的掺杂浓度提高α2倍。

CV规则的优点是：可明显改善n-MOS-IC的性能（集成度提高α2倍，延迟时间降低1/α2倍，延迟-功耗乘积降低1/α倍），因此该缩小规则修正了CE规则的不足（过低的电压）。

CV缩小规则的缺点是：器件尺寸的缩小，使得器件内部的电场强度增高了α倍，电流密度增大了α2倍，功耗密度增大了α3倍，引线电压降增高了α2倍，这又限制了对器件性能的最佳化。

该缩小规则有利、也有弊。因为尺寸的缩小而带来电场大大增加，使得集成电路的耐压以及可靠性等受到影响。虽然在早期的数字集成电路设计中，为了保持标准的5V电源电压，常常使用该CV规则，但是随着尺寸缩小到亚微米以后，由于强电场等引起的各种问题而限制了按照CV规则进一步缩小尺寸（这时必须降低电源电压）。因此，该CV规则一般只能用于沟道长度大于1μm的MOSFET，不能用于短沟道的器件和集成电路。

然而，该CV按比例缩小规则在双极型器件及其集成电路中是应该采用的。因为BJT的电流与电压有指数关系, 故不能采用降低电压的缩小规则(如恒定电场缩小规则），否则电流大大减小，影响频率和速度等性能, 所以应当采用恒定电压缩小规则。

——恒定电场缩小规则——

恒定电场按比例缩小规则（Constant Electrical field scaling law，CE缩小规则）是集成电路（IC）设计中所采取的一种缩小特征尺寸的规则，目的是为了通过方便的设计手续来提高器件和IC的频率、速度等性能，以满足IC迅速发展的需要。CE缩小规则是Dennard于1974年提出来的，其基本指导思想是在MOSFET内部电场不变的条件下，通过按比例缩小器件的纵向和横向尺寸（与此同时，电源电压和阈值电压也要与器件尺寸缩小相同的倍数），以提高跨导和减小负载电容，从而达到增强集成电路性能的目的。这种维持器件内部电场不变的按比例缩小规

则即为CE规则（或称为CE定律）。

按照这种规则缩小器件的尺寸时，各种参量的缩小比例为：若沟道长度、沟道宽度、栅氧化层厚度和栅区和源区的结深都缩小α倍，面积A即缩小α2倍，电压VGS、VDS和VBS均也均需要缩小α倍；相应地，还应该使耗尽区厚度缩小α倍（可把衬底掺杂浓度提高α倍）和使阈值电压缩小α倍（可用离子注入沟道掺杂来进行调节）。

根据CE规则缩小后，器件的各个物理量将发生如下的变化：栅氧化层电容Cox 增大α倍，漏极电流ID减小α倍，电流密度增大了α倍，截止频率fT = gm/(2πCoxA)提高了α倍，功耗Pdc = IDVDS降低了α2倍，延迟时间tpd∝CV/I缩短了α倍，数字电路的质量因素Pdctpd缩小了α3倍，然而器件的亚阈值摆幅S ∝(1 + CD/Cox)却不能按比例缩小。

CE规则对亚阈工作的MOSFET而言，将使其电流密度增大α倍，而栅电压大于阈值电压时的总电流却减小了α倍，则器件的开关特性将变坏；此外，电源电压也不能按CE规则减小。所以，CE规则不宜用于亚阈工作的数字电路，特别是CMOS亚阈工作的VLSI（这时需要采用所谓恒定亚阈特性的缩小规则）。——恒定亚阈缩小规则——

恒定亚阈特性缩小规则（Constant subthreshold swing scaling law）是MOS数字IC 设计中的一种缩小尺寸的规则。该缩小规则所遵从的原则是：在维持长沟道MOSFET亚阈特性不变（即不出现短沟效应等）的条件下来尽量缩小尺寸，以提高IC的性能的目的。通过实验研究和数值模拟给出，满足这种缩小原则的最小沟道长度是（经验关系）：

Lmin ≈ 0.4 [ Xj do x ( WS + WD )2 ]1/3＝0.4 γ1/3

其中Xj是源和漏区的结深，dox是栅氧化层厚度，WS和WD是源结和漏结的耗尽层宽度。这就是说，在缩小尺寸时，如果控制MOSFET的沟道长度不小于Lmin，则该器件就能够保持长沟道时的良好性能，而IC的性能即可得到改善。最短沟道长度Lmin的计算方法：首先选定Xj和dox，求出(WS+WD)，再按以上经验关系计算出Lmin，在氧化层最大电场Em=0.2MV/cm的极限条件下求出VT（或VDD= 4VT），然后确定出沟道所需掺杂浓度NA。实际上，Xj并非是决定Lmin的关键参数，容许在保持γ一定的条件下独立地调整器件的参数，以使得制造容易和性能优化。例如：设Xj=500?，dox=40?，求得Lmin≈0.13μm；取VDD=1.4V（或VT=0.35V），就得到NA≈5.5×1017cm-3，和电场Eox ≈ 3.8 MV/cm （这低于最大电场Emax = 5.8 MV/cm），故符合要求；若选取Xj=500?，VT=0.36V，dox=30?，也可以得到Lmin ≈ 0.13μm。

为了满足以上恒定亚阈特性缩小规则的经验关系，在MOS-IC小型化时就要求：浅结（Xj小）、薄栅氧化（dox薄）低电压或高掺杂（使WS和WD减薄）。这些要求即需要在工艺技术方面采取许多措施、以及开发许多新技术才能得以实现。例如：

①源结和漏结的深度Xj缩小：

a) 缩小Xj，则源结和漏结的横截面积减小，于是源、漏区的串联电阻增加，这将使器件的跨导和电导降低、驱动电流减小。为降低串联电阻，就应注意减小接触电阻（即要求欧姆接触良好），为此，可采用电阻率较低（电阻率<50μΩ）的TiSi2和TaSi2等硅化物作为电极接触材料。

b) 如结深太浅，则表面损伤会落入耗尽层（增加复合中心），并且硅化物/硅界面靠近耗尽层（消耗一定的重掺杂硅，使耗尽层厚度增加），就会造成器件严重

漏电。因此，只有提高工艺水平，才能进一步减小结深（目前已能做到Xj≈50nm）。

②栅SiO2层厚度dox的缩小：

a) 减薄dox，这将使栅氧化层的纵向电场Eox增强（可能> 6MV/cm），沟道电子中的“幸运”电子发生隧道效应（穿过栅氧化层），产生栅极电流（称为Fowler-Nordheim电流），并将在栅SiO2层和界面产生陷阱或电荷，这种电荷的积累还可引起栅SiO2层击穿（造成栅-衬底短路）。这种限制的最小栅SiO2层厚度估计为：

dmin = (VDD-VFB-ψs) / Emax

这里Emax是容许的最大栅氧化层电场（≈5.8 MV/cm）。

b) 如dox≤30?，载流子可直接隧穿过栅氧化层（与氧化层质量和界面形态有关），将形成栅-衬底电流；实验确定为dmin=30 ?。

③耗尽层宽度(WS+WD)的缩小：

a) 沟道掺杂NA和阈值电压VT：因NA决定于VT，而VT应与电源电压VDD 协调（使器件表面性能最佳），对CMOS-IC可选取VDD= 4VT。

b) 漏端夹断区的最大横向电场Em：热电子退化是限制该电场的主要因素（漏结击穿的电场约为0.6MV/cm，而引起热电子退化的电场约为0.2MV/cm），则Em 应根据器件的寿命标准来确定，一般取Em<0.2MV/cm；这就限制了VDD的上限（降低电压可减弱热电子退化）：Em= (VDD-V’Dsat)/λ，其中λ是沟道中速度饱和区的特征长度；可令：(WS+WD)≈ λ。