石经院基于FPGA等精度测频原理的频率计

石家庄经济学院

通信实习报告

院系：信息工程学院

学号：

姓名：

日期：2013.1.15

一、实习目的

1、通过本次专业课程设计巩固并扩展通信课程的基本概念、基本理论、分析方

法和仿真实现方法。

2、结合所学的EDA应用和仿真技术，完成通信专业相关课程内容的建模和设计

仿真。到达通信专业相关理论课程有效的巩固和整合，实现将理论知识和软件设计紧密结合。

3、通过本次专业课程设计达到培养学生的创新能力、通信系统建模和仿真设计

能力以及软件调试和分析能力的目的。

二、实习要求

1、应用通信类软件完成通信系统相关内容的设计和建模，并仿真出正确结果，

对仿真波形加以重点分析和说明。

2、按要求格式书写报告，原理充分、设计方法及仿真结果分析正确、条理清晰、

重点突出。

三、实习内容

1、实习题目

基于FPGA等精度测频原理的频率计

2、设计原理

(1)直接测频方法

常用的直接测频方法主要有测频法和测周期法两种：

测频法就是在确定的闸门时间Tw内。记录被测信号的变化周期数(或脉冲个数)Nx，则被测信号的频率为：Fx=Nx/Tw。

测周期法需要有标准信号的频率fs，在待测信号的一个周期Tx内，记录标准频率的周期数Ns，则被测信号的频率为：fx=fs/Ns。

这两种方法的计数值会产生±1个字误差，并且测试精度与计数器中记录的数值Nx或Ns有关。为了保证测试精度，一般对于低频信号采用测周期法；对于高频信号采用测频法，因此测试时很不方便。

(2)等精度测频方法

图1 等精度测频原理波形图

等精度测频方法是在直接测频方法的基础上发展起来的。它的闸门时间不是固定的值，而是被测信号周期的整数倍，即与被测信号同步，因此，消除了对被测信号计数所产生±1Hz误差，并且达到了在整个测试频段的等精度测量。测频原理如图1所示。

在测量过程中，有两个计数器分别对标准信号和被测信号同时计数。首先给出闸门开启信号(预置闸门上升沿)。此时计数器并不开始计数，而是等到被测信号的上升沿到来时，计数器才真正开始计数。然后预置闸门关闭信号(下降沿)到时，计数器并不立即停止计数，而是等到被测信号的上升沿到来时才结束计数，完成一次测量过程。可以看出，实际闸门时间T与预置闸门时间下，并不严格相等，但差值不超过被测信号的一个周期。

设在一次实际闸门时间下中计数器对被测信号的计数值为Nx，对标准信号的计数值为Ns。标准信号的频率为fs，则被测信号的频率为：

Fx=(Nx/Ns)fs。 (1)

若忽略标频fs的误差，则等精度测频可能产生的相对误差为：

δ=(|fxc-fx|/fxe）×100％。 (2)

其中&e为被测信号频率的准确值。

在测量中，由于fx计数的起停时间都是由该信号的上升沿触发的，在闸门时间T 内对fx的计数Nx无误差(T=NxTx)；对fs的计数Ns最多相差一个数的误差，即

|△Ns|≤l，其测量频率为：fxe=[Nx/(Ns+△Ns)]/fs (3)

将式(1)和(3)代入式(2)，并整理得：δ=|△Ns|/Ns≤l/Ns=1/(T·fs) 由上式可以看出。测量频率的相对误差与被测信号频率的大小无关，仅与闸门时间和标准信号频率有关。即实现了整个测试频段的等精度测量。闸门时间越长，标准频率越高，测频的相对误差就越小。标准频率可由稳定度好、精度高的高频率晶体振荡器产生，在保证测量精度不变的前提下，提高标准信号频率，可使闸门时间缩短，即提高测试速度。表1所列为：标频在10KHz和100MHz时闸门时间与最大允许误差的对应关系。

表1 闸门时间与精度的关系

等精度测频的实现方法可简化为图2所示的框图。CNT1和CNT2是两个可控计数器。标准频率(fs)信号从CNTl的时钟输入端CLK输入；经整形后的被测信号(&)从CN他的时钟输入端CLK输入。每个计数器中的CEN输入端为时钟使能端控制时钟输入。当预置门信号为高电平(预置时间开始)时．被测信号的上升沿通过D触发器的输出端，同时启动两个计数器计数；同样，当预置门信号为低电平(预置时间结束)时，被测信号的上升沿通过D触发器的输出端。同时关闭计数器的计数。

图2 等精度测频实现方法原理

(3)系统组成

系统由分频器、计数器l、计数器2、D触发器等组成。分频器出来的信号作为等精度测频原理的预置闸门信号。其中D触发器，计数器2和计数器1的作用与图2中所示相同。运算模块就是完成公式(1)的运算。复位主要对分频、计数器1和计数器2进行清零操作。系统组成方框图如图3所示。

图3 采用等精度测频原理的频率计系统组成方框图

3、程序与仿真

以下所列为一种4位显示等精度频率计的程序，其中系统的FPGA电路符号如图4所示。

图4 系统FPGA电路符号图

VHDL程序如下：

library ieee;

use ieee.std_logic_1164.all;

use ieee.std_logic_unsigned.all;

use ieee.std_logic_arith.all;

entity PLJ is

port(clk:in std_logic;--基准时钟(10KHz)

tclk:in std_logic; --被测信号

start:in std_logic; --复位信号

alarm0,alarm1:out std_logic; --超量程，欠量程显示

dian:out std_logic_vector(3 downto 0); --小数点

data1:out integer range 0 to 9999 ); --频率数据

end PLJ;

architecture behav of PLJ is

signal q:integer range 0 to 9999; --预置闸门分频系数

signal q1:integer range 0 to 10000; --被测信号计数器

signal q2:integer range 0 to 20000; --基准信号计数器

signal en,en1:std_logic; --预置闸门，实际闸门

signal qq,qqq:integer range 0 to 200000000; --运算器

signal data0:integer range 0 to 9999; --频率数据中间信号

begin

process(clk) --此进程得到一个预置闸门信号begin

if clk'event and clk='1' then

if start='1' then q<=0;en<='0';

else q<=q+1;en<='1';

end if;

end if;

end process;

process(tclk) --此进程计被测信号脉冲数，和得到一个实际闸门信号begin

if tclk'event and tclk='1' then

if start='1' then q1<=0;en1<='0';

elsif en='1' then q1<=q1+1;en1<='1';

else en1<='0';

end if;

end if;

end process;

process(clk) --此进程完成在实际闸门时间内，计基准脉冲数begin

if clk'event and clk='1' then

if start='1' then q2<=0;

elsif en1='1' then

if q2=20000 then q2<=20000;

else q2<=q2+1;

end if;

end if;

end if;

end process;

process(clk) --此进程完成等精度频率计的运算

begin

if clk'event and clk='1'then

if start='1' then data0<=0;dian<="0000";alarm0<='0';alarm1<='0';qqq<=0;qq<=00;

elsif en1='0' then

if q1>=1000 then qq<=q1*10000; --根据q1的大小来判断小数点的位置if qqq=10000 then alarm0<='1'; --超量程显示else data1<=data0;

end if;

elsif q1>=100 then qq<=q1*100000;

if qqq

elsif data0>=10000 then data1<=1000;dian<="0000";

else data1<=data0;dian<="0010";

end if;

elsif q1>=10 then qq<=q1*1000000;

if qqq

elsif data0>=10000 then data1<=1000;dian<="0010";

else data1<=data0;dian<="0100";

end if;

elsif q1>=1 then qq<=q1*10000000;

if qqq

elsif data0>=10000 then data1<=1000;dian<="0100";

else data1<=data0;dian<="1000";

end if;

end if;

elsif q2>19999 then alarm1<='1'; --欠量程显示

else alarm1<='0';

end if;

end if;

end process;

end behav;

仿真结果如下：

标准时钟为10khz，即周期为100us。

小数点dian在en1的下降沿就输出，只有当数据转换完成时，小数点dian的信号才能保证正确。用数据作为闸门来控制小数点dian信号输出，这部分可以在译码部分完成。

①tclk=5clk时，即输入信号的频率为2000hz。

data1显示为2000hz。

②tclk=10clk时，即输入信号的频率为1000hz。

data1显示为1000hz。

tclk=100clk时，即输入信号频率为100hz。

小数点dian的‘1’表示的是小数点的位置，即100.0hz。○4tclk=300clk时，即输入信号的频率为33.3hz。

○5tclk=1000clk时，即输入信号的频率为10hz。

小数点dian的‘1’表示的是小数点的位置，即10.00hz。

○6clk为100us，tclk为95us时，明显超过了最大量程9999khz。

可以看到alarm0由'0'变为'1'，提示超量程。

○7欠量程显示

可以看到alarm1变为'1'.

4、结论

本程序设计了一个基于等精度测频原理的频率计，并给出了系统的FPGA程序设计与仿真结果。该频率计的测量范围为1～9999kHz，其精度为lO^(-4)。用4位带小数点数码管来显示其频率，并且具有超量程、欠量程提示功能。数字频率计的设计原理实际上是测量单位时间内的周期数。这种方法免去了实测以前的预测，同时节省了划分频段的时间，克服了原来高频段采用测频模式而低频段采用测周期模式的测量方法存在换挡速度慢的缺点。和传统的频率计相比，利用FPGA 设计的频率计简化了电路板设计，提高了系统设计的实用性和可靠性，实现数字系统的软件化，这也是数字逻辑设计的趋势。

四、参考文献

[1] 梁勇，王留奎. EDA技术教程. 人民邮电出版社，2010年5月

[2] 陈琼，潘礼，黄松. FPGA系统设计与实践. 电子工业出版社，2005年1月

[3] 王紫婷，吴蓉，张彩珍，吴晓春. EDA技术与应用. 兰州大学出版社，2003

年4月

五、实习体会

通过此次课程设计，我更加扎实熟练地掌握了QuartusⅡ软件以及VHDL编程方面的知识。在设计过程中虽然遇到了一些问题，但经过一次又一次的思考，一遍又一遍的检查终于找出了原因所在，也暴露出了前期我在这方面的知识欠缺和经验不足。实践出真知，通过亲自动手制作，使我们掌握的知识不再是纸上谈兵。在终于仿真成功的那一刻，我特别开心，终于尝到了小小成功的滋味。在课程设计过程中，我们不断发现错误，不断改正，不断领悟，不断获取。

这次课程设计终于顺利完成了，在设计中遇到了很多问题，百思不得其解，最终在老师的指导下，才一一解决。在今后社会的发展和学习实践过程中，一定要不懈努力，不能遇到问题就想到要退缩，一定要不厌其烦的发现问题所在，然

后细心将其解决，只有这样，才能成功的做成想做的事，才能在今后的道路上劈荆斩棘。

我认为，这学期的课设，不仅培养了我们独立思考、动手操作的能力，其它能力上也都有了提高，也让我们小小体验了一下毕业设计的感觉。更重要的是，在课程设计中，我们学会了很多学习方法，由于每个人的题目是不一样的，每每遇到问题就得自己动手查资料，分析，修改，而这是日后最实用的，真的是受益匪浅。要面对社会的挑战，只有不断的学习、实践，再学习、再实践。这对于我们的将来也有很大的帮助。以后，不管有多苦，我想我们都能变苦为乐，找寻有趣的事情，发现其中珍贵的事情。我们都可以在课设结束之后变的更加专业、成熟，更从容地迎接大学最后的毕业设计。

课程设计使我们专业课程知识综合应用的实践训练，是我们迈向社会从事工作前的一个必不可少的过程。千里之行始于足下，通过这次课程设计，我懂得了脚踏实地的走好每一步，就是为明天能够稳健的在工作压力中奔跑，打下坚实的基础。