整理实验一-一位二进制全加器设计实验
整理人 尼克
实验一一位二进制全加器设计实验
目录
实验一Protel DXP 2004认识实验 (1)
实验二两级阻容耦合三极管放大电路原理图设计 (1)
实验三原理图元件库建立与调用 (3)
实验四两级阻容耦合三极管放大电路PCB图设计 (5)
实验五集成电路的逻辑功能测试 (7)
实验六组合逻辑电路分析与设计 (12)
实验七Quartus II 的使用 (17)
实验八组合逻辑器件设计 (17)
实验九组合电路设计 (25)
实验一 Protel DXP 2004 认识实验
一、实验目的
1.掌握Prot e l DXP 2004 的安装、启动和关闭。
2.了解Protel DXP 2004 主窗口的组成和各部分的作用。
3.掌握Prot e l DXP 2004 工程和文件的新建、保存、打开。
二、实验内容与步骤
1、Protel_DXP_2004 的安装
(1)用虚拟光驱软件打开Protel_DXP_2004.iso 文件
(2)运行setup\Setup.exe 文件，安装Protel DXP 2004
(3) 运行破解程序后，点击“导入模版”，先导入一个ini文件模版（如果要生成单机版的License选择Unified Nexar-Protel License.ini；要生成网络版的License选择Unified Nexar-Protel Network License.ini），然后修改里面的参数：TransactorName=Your Name（将“Your Name”替换为你想要注册的用户名）；SerialNumber=0000000（如果你只有一台计算机，那么这个可以不用修改，如果有两台以上的计算机且连成局域网，那么请保证每个License文件中的SerialNumber=为不同的值。修改完成后点击“生成协议文件”，任意输入一个文件名（文件后缀为.alf）保存，程序会在相应目录中生成1个License文件。点击“替换密钥”，选取DXP.exe （在DXP 2004安装目录里，默认路径为C:\Program Files\Altium2004\）,程序会自动替换文件中的公开密钥。将前面生成的License文件拷贝至DXP 2004安装目录里（默认路径为
C:\Program Files\Altium2004\）授权完成。
（4）打开Protel 在左上角DXP 菜单下的Preference 菜单项里，选中Use localize resources 后关闭Protel_DXP_2004，重新打开软件变为简体中文版本。
2、Protel_DXP_2004 的卸载
卸载Protel_DXP_2004 的具体步骤如下：
（1）在Windows 的“开始”菜单中选择“设置/控制面板”，然后在控制面板中选择“添加/删除程序”选项，将弹出对话框。从中选择DXP 2004 应用软件。
（2）单击删除”按钮，将弹出对话框，询问用户是否真的要删除程序。
（3）单击“是”按钮，开始卸载。在卸载过程中，若想终止卸载，可单击“取消”按钮。
3、Protel_DXP_2004 的启动
启动Protel_DXP_2004 的方法有以下几种：
（1）单击任务栏上的“开始”按钮，在调出的“开始”菜单组中单击“DXP 2004”
菜单项。
（2）单击任务栏上的“开始”→“程序（P）”→“Altium”→“DXP 2004”菜单项进行启动。
（3）直接在桌面上双击DXP 2004 快捷图标。启动主应用程序之后，系统即可进入设计主窗口。
4、Protel_DXP_2004 的关闭
关闭Protel_DXP_2004 主程序的方法有：
（1）选择“File”菜单，然后在弹出的下拉菜单组中选择“Exit”菜单项。
（2）单击主窗口标题栏上的“退出”按钮。
（3）按下ALT+ F4 组合键。
在退出Protel DXP2004 主程序时，如果修改了文档而没有保存，则会出现一个对话框，询问用户是否保存文件。若要保存文件，单击“Yes”按钮；若不想保存文件，单击“No”按钮；若想退出的操作，单击“Cancel”按钮。
5、设计文件的创建
（1）打开Protel DXP，熟悉Protel DXP 的界面组成，更改工作面板的显示方式。
（2）新建工程文件，并在指定目录下保存为“练习1.PrjPCB”。
（3）在该工程文件中新建印制电路板文件，并保存为“印制电路图1.PcbDOC”。
（4）在该工程文件中新建原理图文件，并保存为“练习原理图1.SCHDOC”。
（5）关闭Protel DXP 2004，再次打开原保存的工程文件“练习1.PrjPCB”。
(6) 向原理图中放置阻值为3.2k 的电阻、容量为1 微法的电容、型号为1N4007 的二极管、型号为2N3904 三极管、单刀单掷开关和4 脚连接器。提示：电阻（RES2）、
电容（CAP）、二极管（DIODE）、三极管（NPN）、单刀单掷开关（SW- SPST）在Miscellaneous Devices.IntLib 元件库中, 4 脚连接器(HDR1×4)在Miscellaneous Connectors.IntLib 元件库中。
图1 常用元件符号
(7)向电路图中输入文字"这是我的第一个原理图!"，注意将字体改为粗体，字号为三号。
提示：利用PLACE 菜单放置文字按钮，然后使用键盘上的Tab 键，在弹出的窗口输入需要输入的文字，然后单击Change 按钮更改字号和字型。
实验二两级阻容耦合三极管放大电路原理图设计
一、实验目的
1、理解原理图的一般设计流程和基本原则
2、掌握原理图图纸的设置方法
3、掌握原理图库的添加和移除
4、掌握原理图元件的放置、位置调整、属性设置、删除、复制、粘贴、选取操作方法
5、掌握原理图元件的连线方法，节点放置方法
6、掌握电源和接地符号的放置方法
二、实验内容
绘制两级阻容耦合三极管放大电路原理图如图1所示。
图2两级阻容耦合三极管放大电
路原理图
三、实验步骤
1、启动P rotel DXP 2004，新建工程文件，并保存为“两级放大.PRJPCB”。
2、新建原理图文件，并保存为“两级放大.SCHDOC ”
3、设置图纸参数。将图纸设 A 号，显示标准标题栏，可视栅格为 10，捕捉栅格设为20，电气栅格设为 7。
4、先移除元件库 Miscellaneous Devices.IntLib ，再将其添加到库文件面板中。表 1 给出了该电路每个元件样本、元件标号、所属元件库数据。
表1
5、设置元件属性。在元件放置后，用鼠标双击相应元件出现元件属性菜单更改元件标号及名称（型号规格）。
6、调整元件位置,注意布局合理。
7、连线。根据电路原理，在元件引脚之间连线。注意连线平直。 8、放置节
点
。
一般情“T ”字连接处的节点是在我们连线时由系统自动放置的（相关设置应有效），而所有“十”字连接处的节点必须手动放置。
9、放置输入输出点、电源、地，均使用 P ower Objects 工具菜单即可画出。 10、放置注释文字。放置图中的注释文字“+12V ”。
11、电路的修饰及整理。在电路绘制基本完成以后，还需进行相关整理，使
其更加规范整洁。 12、保存文件。
四、注意事项
对于较复杂的电路而言，
放置元件、调整位置及连线等步骤经常是反复交叉进行的，不 一定有上述非常明确的步骤。
五、思考题
为什么放置元件前应先加载相应的元件库？
实验三原理图元件库建立与调用
一、实验目的
1、熟悉元件库编辑器
2、掌握原理图元件库的创建、新元件的绘制
3、掌握新建原理图元件库的调用方法
二、实验内容
（1）在继电器控制系统中，经常需要图1所示的元件，试建立元件库，利用元件库编辑器提供的制作工具，画出这些元件。
图1继电器控制系统常用元件
（2）利用元件库编辑器提供的制作工具，来绘制（创建）一个 8 脚集成电路，并将它保存在“schlibl.lib”元件库中，绘制的实例如图 2所示。
图2集成电路实例
三、实验步骤
（1）1．新建工程文件，并保存为“原理图库.PRJPCB”。
2．执行菜单命令【File】/【New】/【Schematic Library】,将在项目文件下新建并保存为“新建原理图库 1.SCHLIB”的原理图库文件，并自动进入原理图库文件编辑器。
3．执行菜单 Tools/New Component 建立新元件。执行菜单 Tools/Copy Component 拷贝元件。执行菜单 Tools/Rename Component 更改元件名。
在库文件面板中添加该元件库。
（2）1、点击菜单“File\New”命令，从编辑器选择框中选中原理图元件库编辑器，然后双击库文件图标，默认名为“schlib.lib”，进入原理图元件库编辑工作界面。
2、使用菜单命令“View\Zoom In”或按 PageUp键将元件绘图页的四个象限相交点处放大到足够程度。
3、用菜单命令“Place\Rectangle”绘制一个直角矩形。
4、绘制元件的引脚。
5、编辑各管脚属性。
6、保存已绘制好的元件。
四、注意事项
在绘制元器件时注意尺寸的把握，不要过大或过小。
五、思考题
1、如何对元件位置进行移动和旋转调整？
2、怎样编辑原有库中的元件？
实验四两级阻容耦合三极管放大电路 PCB图设计
一、实验目的
1、学会元件封装的放置
2、熟练掌握P CB 绘图工具
3、熟悉手工布局、布线
二、实验内容
设计两级阻容耦合三极管放大电路的P CB 图如图7所示。要求尺寸为
120mm(4760mil)×40mm(1580mil)
两级阻容耦合三极管放大电路的P CB 图
三、实验步骤
1、启动 Protel DXP 2004，新建文件“两级阻容耦合三极管放大电路.PCB”，进入 PCB图编辑界面。
2、手动规划电路板尺寸。
3、放置元件封装及其他一些实体，并设置元件属性、调整元件位置。表中给出了该电路所需元件的封装形式、标号及所属元件库数据。
3、按照电路原理图进行布线。
4、观看 PCB 板 3D 效果
四、思考题
如何添加中间信号层和内部板层？如果想调整工作层的位置应如何操作？
实验五集成电路的逻辑功能测试
一、实验目的
1、掌握Multisim软件的使用方法。
2、掌握集成逻辑门的逻辑功能。
3、掌握集成与非门的测试方法。
二、实验原理
TTL集成电路的输入端和输出端均为三极管结构，所以称作三极管、三极管逻辑电路（Transistor -Transistor Logic ）简称TTL电路。54 系列的TTL电路和74 系列的TTL电路具有完全相同的电路结构和电气性能参数。所不同的是54 系列比74 系列的工作温度范围更宽，电源允许的范围也更大。74 系列的工作环境温度规定为0—700C，电源电压工作范围为5V±5%V，而54 系列工作环境温度规定为-55—±1250C，电源电压工作范围为5V±10%V。
54H 与74H,54S 与74S 以及54LS 与74LS 系列的区别也仅在于工作环境温度与电源电压工作范围不同，就像54 系列和74 系列的区别那样。在不同系列的TTL 器件中，只要器件型号的后几位数码一样，则它们的逻辑功能、外形尺寸、引脚排列就完全相同。
TTL 集成电路由于工作速度高、输出幅度较大、种类多、不易损坏而使用较广，特别对我们进行实验论证，选用TTL 电路比较合适。因此，本实训教材大多采用74LS(或74)系列TTL 集成电路，它的电源电压工作范围为5V±5%V，逻辑高电平为“1”时≥2.4V，低电平为“0”时≤0.4V。
它们的逻辑表达式分别为：
图1.1 分别是本次实验所用基本逻辑门电路的逻辑符号图。
图1.1 TTL 基本逻辑门电路
与门的逻辑功能为“有0 则0，全1 则1”；或门的逻辑功能为“有1则1，全0 则0”；非门的逻辑功能为输出与输入相反；与非门的逻辑功能为“有0 则1，全1 则0”；或非门的逻辑功能为“有1 则0，全0 则1”；异或门的逻辑功能为“不同则1，相同则0”。
三、实验设备
1、硬件：计算机
2、软件：Multisim
四、实验内容及实验步骤
1、基本集成门逻辑电路测试
（1）测试与门逻辑功能
74LS08是四个2输入端与门集成电路（见附录1），请按下图搭建电路，再检测与门的逻辑功能，结果填入下表中。
（2）测试或门逻辑功能
74LS32是四个2输入端或门集成电路（见附录1），请按下图搭建电路，再检测或门的逻辑功能，结果填入下表中。
（3）测试非门逻辑功能
74HC04是6个单输入非门集成电路（见附录1），请按下图搭建电路，再检测非门的逻辑功能，结果填入下表中。
（4）测试与非门逻辑功能
74LS00是四个2输入端与非门集成电路（见附录1），请按下图搭建电路，再检测与非门的逻辑功能，结果填入下表中。
（5）测试或非门逻辑功能
74LS02是四个2输入端或非门集成电路，请按下图搭建电路，再检测或非门的逻辑功能，结果填入下表中。
（6）测试异或门逻辑功能
74LS86是四个2输入端异或门集成电路，请按下图搭建电路，再检测异或门的逻辑功能，结果填入下表中。
（7）测试同或门逻辑功能
74LS266是四个2输入端同或门集成电路，请按下图搭建电路，再检测同或门的逻辑功能，结果填入下表中。
2、利用与非门组成其他逻辑门电路
⑴组成与门电路
将74LS00中任意两个与非门组成如下图所示的与门电路，输入端接逻辑电平开关，输出端接指示灯LED，拨动逻辑开关，观察指示灯LED的亮与灭，测试其逻辑功能，结果填入下表中。
⑵组成或门电路
将74LS00中任选三个与非门组成如下图所示的或门电路，输入端接逻辑电平开关，输出端接指示灯LED，拨动逻辑开关，观察指示灯LED的亮与灭，测试其逻辑功能，结果填入下表中。
⑶组成异或门电路
将74LS00中的与非门按照下图所示的电路连线，输入端接逻辑电平开关，输出端接指示灯LED，拨动逻辑开关，观察指示灯LED的亮与灭，测试其逻辑功能，结果填入下表中。
五、思考题
请用或非门实现其他逻辑门电路，如与门、或门、非门、异或、同或。
实验六组合逻辑电路分析与设计
一、实验目的
1、掌握Multisim软件对组合逻辑电路分析与设计的方法。
2、掌握利用集成逻辑门构建组合逻辑电路的设计过程。
3、掌握组合逻辑电路的分析方法。
二、实验原理
全加全减器是一个实现一位全加和全减功能的组合逻辑电路，通过模式变量M来控制全加/全减算术运算。本实验可以使用74LS00，74LS86芯片来实现。Ai 和Bi分别表示二进制数A与B的第i位，Ci表示Ai-1和Bi-1位全加时产生的进位，Ci+1表示第Ai和Bi位全加时产生的进位，Si为Ai和Bi的和或差，M=0表示全加功能，M=1表示全减功能，具体真值表为：
i+1
S i =A
i
⊕B
i
⊕C
i
C i+1=B
i
C
i
+(C
i
+B
i
)(M⊕A
i
)=
三、实验设备
1、硬件：计算机
2、软件：Multisim
四、实验内容及实验步骤
1、根据实验原理构建全加全减器功能电路并测试逻辑功能。
2、利用逻辑分析仪测试第1步电路的功能及函数表达式。
说明：上面的第一个图是测试C i+1，下面的图是测试S的，要求分析出真值表及相应函数表达式及最简函数表达式。
3、利用设计全加全减器功能电路并测试逻辑功能。
实验一 八位全加器的设计
电子科技大学电子工程学院标准实验报告（实验）课程名称EDA技术与应用 姓名:孙远 学号:2010021030002 指导教师:窦衡 电子科技大学教务处制表
实验一八位全加器的设计 一、预习内容 1.结合教材中的介绍熟悉QuartusⅡ软件的使用及设计流程； 2.八位全加器设计原理。 二、实验目的 1.掌握图形设计方法； 2.熟悉QuartusⅡ软件的使用及设计流程； 3.掌握全加器原理，能进行多位加法器的设计。 三、实验器材 PC机一台、EDA教学实验系统一台、下载电缆一根（已接好）、导线若干 四、实验要求 1、用VHDL设计一个四位并行全加器； 2、用图形方式构成一个八位全加器的顶层文件； 3、完成八位全加器的时序仿真。 五、实验原理与内容 1、原理： 加法器是数字系统中的基本逻辑器件。例如：为了节省资源，减法器和硬件乘法器都可由加法器来构成。但宽位加法器的设计是很耗费资源的，因此在实际的设计和相关系统的开发中需要注意资源的利用率和进位速度等两方面的问题。多位加法器的构成有两种方式：并行进位和串行进位方式。并行进位加法器设有并行进位产生逻辑，运算速度快；串行进位方式是将全加器级联构成多位加法器。通常，并行加法器比串行级联加法器占用更多的资源，并且随着位数的增加，相同位数的并行加法器比串行加法器的资源占用差距也会越来越大。 实验表明，4 位二进制并行加法器和串行级联加法器占用几乎相同的资源。这样，多位数加法器由4 位二进制并行加法器级联构成是较好的折中选择。因此本实验中的8 位加法器采用两个4位二进制并行加法器级联而成。
2、实现框图： 1）四位加法器 四位加法器可以采用四个一位全加器级连成串行进位加法器，实现框图如下图所示，其中CSA为一位全加器。显然，对于这种方式，因高位运算必须要等低位进位来到后才能进行，因此它的延迟非常可观，高速运算肯定无法胜任。 通过对串行进位加法器研究可得：运算的延迟是由于进位的延迟。因此，减小进位的延迟对提高运算速度非常有效。下图是减少了进位延迟的一种实现方法。可见，将迭代关系去掉，则各位彼此独立，进位传播不复存在。因此，总的延迟是两级门的延迟，其高速也就自不待言。 2）八位加法器 用两个并行四位加法器实现一个八位加法器的框图如下：
实验一1位全加器电路设计
实验一1位全加器电路的设计 一、实验目的 1、学会利用Quartus Ⅱ软件的原理图输入方法设计简单的逻辑电路； 2、熟悉利用Quartus Ⅱ软件对设计电路进行仿真的方法； 3、理解层次化的设计方法。 二、实验内容 1、用原理图输入方法设计完成一个半加器电路。并进行编译与仿真。 2、设计一个由半加器构成1位全加器的原理图电路，并进行编译与仿真。 3、设计一个由1位全加器构成4位加法器的原理图电路，并进行编译与仿真。 三、实验步骤 1. 使用Quartus建立工程项目 从【开始】>>【程序】>>【ALtera】>>【】打开Quartus软件，界面如图1-1示。 图1-1 Quartus软件界面 在图1-1中从【File】>>【New Project Wizard...】新建工程项目，出现新建项目向导New Project Wizard 对话框如图1-2所示。该对话框说明新建工程应该完成的工作。
在图1-2中点击NEXT进入新建项目目录、项目名称和顶层实体对话框，如图1-3 所示，顶层实体名与项目名可以不同，也可以不同。输入项目目录如E:\0512301\ first、工程项目名称和顶层实体名同为fadder。 图1-2 新建工程向导说明对话框 图1-3 新建工程目录、项目名、顶层实体名对话框
接着点击NEXT进入新建添加文件对话框如图1-4所示。这里是新建工程，暂无输入文件，直接点击NEXT进入器件选择对话框如图1-5所示。这里选择Cyclone 系列的EP1C6Q240C8。 图1-4 新建添加文件对话框
图1-5器件选择对话框 点击NEXT进入添加第三方EDA开发工具对话框如图1-6所示。
4位全加器实验报告
四位全加器 11微电子黄跃21 【实验目的】 采用modelsim集成开发环境，利用verilog硬件描述语言中行为描述模式、结构描述模式或数据流描述模式设计四位进位加法器。 【实验内容】 加法器是数字系统中的基本逻辑器件。多位加法器的构成有两种方式：并行进位和串行进位方式。并行进位加法器设有并行进位产生逻辑，运算速度快；串行进位方式是将全加器级联构成多位加法器。通常，并行加法器比串行级联加法器占用更多的资源，并且随着位数的增加，相同位数的并行加法器比串行加法器的资源占用差距也会越来越大。 实现多位二进制数相加的电路称为加法器,它能解决二进制中1＋1＝10的功能（当然还有 0＋0、0＋1、1＋0）. 【实验原理】
表2 全加器逻辑功能真值表 图4 全加器方框图 图5 全加器原理图 多位全加器连接可以是逐位进位，也可以是超前进位。逐位进位也称串行进位，其逻辑电路简单，但速度也较低。 四位全加器 如图9所示，四位全加器是由半加器和一位全加器组建而成： 图9 四位全加器原理图 【实验步骤】 (1)建立新工程项目： 打开modelsim软件，进入集成开发环境，点击File→New project建立一
个工程项目adder_4bit。 建立文本编辑文件： 点击File→New在该项目下新建Verilog源程序文件 并且输入源程序。 (2)编译和仿真工程项目： 在verilog主页面下，选择Compile— Compile All或点击工具栏上的按钮启动编译，直到project出现status栏全勾，即可进行仿真。 选择simulate - start simulate或点击工具栏上的按钮开始仿真，在跳出来的 start simulate框中选择work-test_adder_4bit测试模块，同时撤销Enable Optimisim前的勾，之后选择ok。 在sim-default框内右击选择test_adder_4bit，选择Add Wave,然后选择simulate-run-runall,观察波形，得出结论，仿真结束。 四位全加器 1、原理图设计 如图9所示，四位全加器是由半加器和一位全加器组建而成： 图9 四位全加器原理图 【仿真和测试结果】 下图为四位全加器的仿真图：
一位全加器VHDL的设计实验报告
EDA技术及应用实验报告 ——一位全加器VHDL的设计 班级：XXX 姓名：XXX 学号：XXX
一位全加器的VHDL设计 一、实验目的： 1、学习MAX+PLUSⅡ软件的使用，包括软件安装及基本的使用流程。 2、掌握用VHDL设计简单组合电路的方法和详细设计流程。 3、掌握VHDL的层次化设计方法。 二、实验原理： 本实验要用VHDL输入设计方法完成1位全加器的设计。1位全加器可以用两个半加器及一个或门连接构成，因此需要首先完成半加器的VHDL设计。采用VHDL层次化的设计方法，用文本编辑器设计一个半加器，并将其封装成模块，然后在顶层调用半加器模块完成1位全加器的VHDL设计。 三、实验内容和步骤： 1、打开文本编辑器，完成半加器的设计。 2、完成1位半加器的设计输入、目标器件选择、编译。
3、打开文本编辑器，完成或门的设计。 4、完成或门的设计输入、目标器件选择、编译。 5、打开文本编辑器，完成全加器的设计。
6、完成全加器的设计输入、目标器件选择、编译。 7、全加器仿真 8、全加器引脚锁定
四、结果及分析： 该一位加法器是由两个半加器组成，在半加器的基础上，采用元件的调用和例化语句，将元件连接起来，而实现全加器的VHDL编程和整体功能。全加器包含两个半加器和一或门，1位半加器的端口a和b分别是两位相加的二进制输入信号，h是相加和输出信号，c是进位输出信号。构成的全加器中，A,B,C分别是该一位全加器的三个二进制输入端，H是进位端，Ci是相加和输出信号的和，下图是根据试验箱上得出的结果写出的真值表： 信号输入端信号输出端 Ai Bi Ci Si Ci 0 0 0 0 0 0 0 1 1 0 0 1 0 1 0 0 1 1 0 1 1 0 0 1 0 1 0 1 0 1 1 1 0 0 1 1 1 1 1 1
FPGA一位全加器设计实验报告
题目：1位全加器的设计 一．实验目的 1.熟悉QUARTUSII软件的使用； 2.熟悉实验硬件平台的使用； 3.掌握利用层次结构描述法设计电路。 二．实验原理 由于一位全加器可由两个一位半加器与一个或门构成，首先设计半加器电路，将其打包为半加器模块；然后在顶层调用半加器模块组成全加器电路；最后将全加器电路编译下载到实验箱，其中ain,bin,cin信号可采用实 验箱上SW0,SW1,SW2键作为输入，并将输 入的信号连接到红色LED管 LEDR0,LEDR1,LEDR2上便于观察，sum,cout 信号采用绿色发光二极管LEDG0,LEDG1来 显示。 三．实验步骤 1.在QUARTUSII软件下创建一工程，工程名为full_adder，芯片名为EP2C35F672C6； 2.新建Verilog语言文件，输入如下半加器Verilog语言源程序； module half_adder(a,b,s,co); input a,b; output s,co; wire s,co; assign co=a & b; assign s=a ^ b; Endmodule 3.保存半加器程序为，进行功能仿真、时序仿真，验证设计的正确性。 其初始值、功能仿真波形和时序仿真波形分别如下所示
4.选择菜单File→Create/Update→Create Symbol Files for current file，创建半加器模块； 5.新建一原理图文件，在原理图中调用半加器、或门模块和输入，输出引脚，按照图1所示连接电路。并将输入ain,bin,cin连接到FPGA的输出端，便于观察。完成后另保存full_adder。 电路图如下 6.对设计进行全编译，锁定引脚，然后分别进行功能与时序仿真，验证全加器的逻辑功能。其初始值、功能仿真波形和时序仿真波形分别如下所示
4位全加器实验报告.doc
四位全加器 11微电子黄跃1117426021 【实验目的】 采用modelsim集成开发环境，利用verilog硬件描述语言中行为描述模式、结构描述模式或数据流描述模式设计四位进位加法器。 【实验内容】 加法器是数字系统中的基本逻辑器件。多位加法器的构成有两种方式：并行进位和串行进位方式。并行进位加法器设有并行进位产生逻辑，运算速度快；串行进位方式是将全加器级联构成多位加法器。通常，并行加法器比串行级联加法器占用更多的资源，并且随着位数的增加，相同位数的并行加法器比串行加法器的资源占用差距也会越来越大。 实现多位二进制数相加的电路称为加法器,它能解决二进制中1＋1＝10的功能（当然还有 0＋0、0＋1、1＋0）. 【实验原理】 全加器 除本位两个数相加外，还要加上从低位来的进位数，称为全加器。图4为全 加器的方框图。图5全加器原理图。被加数A i 、加数B i 从低位向本位进位C i-1 作 为电路的输入，全加和S i 与向高位的进位C i 作为电路的输出。能实现全加运算 功能的电路称为全加电路。全加器的逻辑功能真值表如表2中所列。 信号输入端信号输出端 A i B i C i S i C i 0 0 0 0 0 0 0 1 1 0 0 1 0 1 0 0 1 1 0 1 1 0 0 1 0 1 0 1 0 1 1 1 0 0 1 1 1 1 1 1
表2 全加器逻辑功能真值表 图4 全加器方框图 图5 全加器原理图 多位全加器连接可以是逐位进位，也可以是超前进位。逐位进位也称串行进位，其逻辑电路简单，但速度也较低。 四位全加器 如图9所示，四位全加器是由半加器和一位全加器组建而成： 图9 四位全加器原理图 【实验步骤】 (1)建立新工程项目： 打开modelsim软件，进入集成开发环境，点击File→New project建立一
八位加法器设计实验报告
实验四：8位加法器设计实验 1.实验目的：熟悉利用quartus原理图输入方法设计简单组合电路，掌握层次化设计方法。 2.实验原理：一个八位加法器可以由八个全加器构成，加法器间的进位可以串行方式实现，即将低位加法器的进位输出cout与相邻的高位加法器的最低进位输入信号cin相接。 3.实验任务：完成半加器，全加器，八位加法器设计，使用例化语句，并将其设计成一个原件符号入库，做好程序设计，编译，程序仿真。 1）编译成功的半加器程序： module h_adder(a,b,so,co); input a,b; output so,co; assign so=a^b; assign co=a&b; endmodule 2）编译成功的全加器程序： module f_adder(ain,bin,cin,cout,sum); output cout,sum;input ain,bin,cin; wire net1,net2,net3; h_adder u1(ain,bin,net1,net2); h_adder u2(.a(net1),.so(sum),.b(cin),.co(net3));
or u3(cout,net2,net3); endmodule 3）编译成功的八位加法器程序： module f_adder8(ain,bin,cin,cout,sum); output [7:0]sum; output cout;input [7:0]ain,bin;input cin; wire cout0, cout1, cout2 ,cout3, cout4,cout5,cout6; f_adder u0(.ain(ain[0]),.bin(bin[0]),.cin(cin),.sum(sum[0]) ,.cout(cout0)); f_adder u1(.ain(ain[1]),.bin(bin[1]),.cin(cout0),.sum(sum[1 ]),.cout(cout1)); f_adder u2(.ain(ain[2]),.bin(bin[2]),.cin(cout1),.sum(sum[2 ]),.cout(cout2)); f_adder u3(.ain(ain[3]),.bin(bin[3]),.cin(cout2),.sum(sum[3 ]),.cout(cout3)); f_adder u4(.ain(ain[4]),.bin(bin[4]),.cin(cout3),.sum(sum[4
8位全加器实验报告
实验1 原理图输入设计8位全加器 一、实验目的： 熟悉利用QuartusⅡ的原理图输入方法设计简单组合电路，掌握层次化设计的方法，并通过一个8位全加器的设计把握利用EDA软件进行电子线路设计的详细流程。 二、原理说明： 一个8位全加器可以由8个1位全加器构成，加法器间的进位可以串行方式实现。即将低位加法器的进位输出cout与其相邻的高位加法器的最低进位输入信号cin相接。而一个1位全加器可以按照本章第一节介绍的方法来完成。 三、实验内容： 1：完全按照本章第1节介绍的方法与流程，完成半加器和全加器的设计，包括原理图输入、编译、综合、适配、仿真。 2：建立一个更高的原理图设计层次，利用以上获得的1位全加器构成8位全加器，并完成编译、综合、适配、仿真和硬件测试。 四、实验环境： 计算机、QuartusII软件。 五、实验流程： 实验流程： 根据半加器工作原 理，建立电路并仿 真，并将元件封装。 ↓ 利用半加器构成一位 全加器，建立电路并 仿真，并将元件封 装。 ↓ 利用全加器构成8位全 加器，并完成编译、综 合、适配、仿真。 图1.1 实验流程图
六、实验步骤： 1.根据半加器工作原理建立电路并仿真，并将元件打包。（1）半加器原理图： 图1.2 半加器原理图（2）综合报告： 图1.3 综合报告: （3）功能仿真波形图4： 图1.4 功能仿真波形图
时序仿真波形图： 图1.5 时序仿真波形图 仿真结果分析：sout为和信号，当a=1，b=0或a=0，b=1时，和信号sout为1，否则为0.当a=b=1时，产生进位信号，及cout=1。 （4）时序仿真的延时情况： 图1.6 时序仿真的延时情况 （5）封装元件： 图1.7 元件封装图 2. 利用半加器构成一位全加器，建立电路并仿真，并将元件封装。 （1）全加器原理图如图： 图2.1 全加器原理图
实验一1位二进制全加器的设计
龙岩学院实验报告 班级学号姓名同组人 实验日期室温大气压成绩 实验题目：基于原理图输入法的1位二进制全加器的设计 一、实验目的 1、学习、掌握QuartusⅡ开发平台的基本使用。 2、学习基于原理图输入设计法设计数字电路的方法，能用原理图输入设计法 设计1位二进制半加器、1位二进制全加器。 3、学习EDA-V型实验系统的基本使用方法。 二、实验仪器 装有QuartusⅡ软件的计算机一台、EDA系统实验箱、导线若干 三、实验原理 半加器只考虑两个1位二进制数相加，而不考虑低位进位数相加。半加器的逻辑函数 为 式中A和B是两个相加的二进制数，S是半加和，C是向高位的进位数。表1为半加器真值表。 表1 A B C S 0 0 0 0 0 1 0 1 1 0 0 1 1 1 1 0 显然，异或门具有半加器求和的功能，与门具有进位功能。 其逻辑图跟逻辑符号如下图：
全加器除了两个1位二进制数相加以外，还与低位向本位的进位数相加。表2为全加器的真值表。 表2 A i B i C I-1 C i S 0 0 0 0 0 0 0 1 0 1 0 1 0 0 1 0 1 1 1 0 1 0 0 0 1 1 0 1 1 0 1 1 0 1 0 1 1 1 1 1 由真值表可得出逻辑函数式 式中，A i 和B i 是两个相加的1为二进制数，C i-1 是由相邻低位送来的进位数， S I 是本位的全加和，C I 是向相邻高位送出的进位数。其逻辑图跟逻辑符号如下图所示： 四、实验内容 1、根据1位二进制半加器、1位二进制全加器的真值表，设计并画出1位二进制半加器的原理框图，由半加器及门电路设计并画出1位二进制全加器的原理框图（最终设计的是1位二进制全加器）。
实验一 一位二进制全加器设计实验
南昌大学实验报告 学生姓名： 学 号： 专业班级： 中兴101 实验类型：■ 验证 □ 综合 □设计 □ 创新 实验日期： 2012 9 28 实验成绩： 实验一 一位二进制全加器设计实验 一．实验目的 （1）掌握Quartus II 的VHDL 文本设计和原理图输入方法设计全过程； （2）熟悉简单组合电路的设计，掌握系统仿真，学会分析硬件测试结果； （3） 熟悉设备和软件，掌握实验操作。 二．实验内容与要求 （1）在利用VHDL 编辑程序实现半加器和或门，再利用原理图连接半加器和或门完成全加器的设计，熟悉层次设计概念； （2）给出此项设计的仿真波形； （3）参照实验板1K100的引脚号，选定和锁定引脚，编程下载，进行硬件测试。 三．设计思路 一个1位全加器可以用两个1位半加器及一个或门连接而成。而一个1位半加器可由基本门电路组成。 (1) 半加器设计原理 能对两个1位二进制数进行相加而求得和及进位的逻辑电路称为半加器。或：只考虑两个一位二进制数的相加，而不考虑来自低位进位数的运算电路，称为半加器。图1为半加器原理图。其中：a 、b 分别为被加数与加数，作为电路的输入端；so 为两数相加产生的本位和，它和两数相加产生的向高位的进位co 一起作为电路的输出。 半加器的真值表为 表1 半加器真值表 由真值表可分别写出和数so ，进位数co 的逻辑函数表达式为： b a b a b a so ⊕=+=- - （1） ab co = （2）
图1半加器原理图 (2) 全加器设计原理 除本位两个数相加外，还要加上从低位来的进位数，称为全加器。图2全加器原理图。全加器的真值表如下： 表2全加器真值表 其中a为加数，b为加数，c为低位向本位的进位，co为本位向高位的进位，so为本位和。 图2.全加器原理图 四．实现方法一：原理图输入法设计（自己独立完成） 1. 建立文件夹 建立自己的文件夹（目录），如c:\myeda，进入Windows操作系统 QuartusII不能识别中文，文件及文件夹名不能用中文。 2. 原理图设计输入 打开Quartus II，选菜单File→New，选择“Device Design File->Block Diagram->Schematic File”项。点击“OK”,在主界面中将打开“Block Editor”窗口。 (1) 放置元件 在原理图编辑窗中的任何一个空白处双击鼠标左键或单击右键,跳出一个选择窗，选择
EDA 1位全加器实验报告
南华大学 船山学院 实验报告 （2009 ~2010 学年度第二学期） 课程名称EDA 实验名称1位全加器 姓名学号200994401 专业计算机科学与 班级01 技术 地点8-212 教师
一、实验目的： 熟悉MAX+plus 10.2的VHDL 文本设计流程全过程 二、实验原理图： ain cout cout ain bin sum cin bin sum cin f_adder or2a f e d u3 u2u1b a c co so B co so B h_adder A h_adder A 三、实验代码： （1）LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY f_adder IS PORT (ain ，bin ，cin : IN STD_LOGIC; cout ，sum : OUT STD_LOGIC ); END ENTITY f_adder; ARCHITECTURE fd1 OF f_adder IS COMPONENT h_adder PORT ( a ，b : IN STD_LOGIC; co ，so : OUT STD_LOGIC); END COMPONENT ； COMPONENT or2a PORT (a ，b : IN STD_LOGIC; c : OUT STD_LOGIC); END COMPONENT ； SIGNAL d ，e ，f : STD_LOGIC; BEGIN u1 : h_adder PORT MAP(a=>ain ，b=>bin ，co=>d ，so=>e); u2 : h_adder PORT MAP(a=>e ， b=>cin ， co=>f ，so=>sum); u3 : or2a PORT MAP(a=>d ， b=>f ， c=>cout);
实验一四位串行进位加法器的设计实验报告
实验一四位串行进位加法器的设计 一、实验目的 1.理解一位全加器的工作原理 2.掌握串行进位加法器的逻辑原理 3.进一步熟悉Quartus软件的使用，了解设计的全过程， 二、实验容 1.采用VHDL语言设计四位串行进位的加法器 2.采用画原理图的方法设计四位串行进位加法器 三、实验步骤 1、使用VHDL语言设计 1.打开File—>New Project Wizard输入文件名adder4保存在D 盘，打开File—>New—>VHDL File,从模版中选择库的说明，use 语句的说明，实体的说明，结构体的说明，编写VHDL代码，然后保存、编译。打开File—>New—>Other File—>Vector Waveform File,查找引脚，从Edit中选择End Time 输入40、ns 保存。从Assignments—>Settings—>Simulator Settings —>Functional 然后Processing—>Generate Functional Simnlation Netlist —>确定。选择Start Simulation保存最后的波形图，打开File—>close 关闭工程。 底层文件： LIBRARY ieee;
USE ieee.std_logic_1164.ALL; ENTITY fadder IS PORT ( a, b,cin : IN STD_LOGIC; s, co : OUT STD_LOGIC ); END fadder; ARCHITECTURE arc1 OF fadder IS BEGIN s<=a xor b xor cin; co<=((a xor b)and cin)or(a and b); END arc1; 顶层文件： LIBRARY ieee; USE ieee.std_logic_1164.ALL; ENTITY adder4 IS PORT ( c0: IN STD_LOGIC; a,b : IN STD_LOGIC_VECTOR(3 DOWNTO 0); s : OUT STD_LOGIC_VECTOR(3 DOWNTO 0);
实验一 4位全加器的设计
实验一4位全加器的设计 一、实验目的： 1 熟悉QuartusⅡ与ModelSim的使用； 2 学会使用文本输入方式和原理图输入方式进行工程设计； 3 分别使用数据流、行为和结构化描述方法进行四位全加器的设计； 4 理解RTL视图和Technology Map视图的区别； 5 掌握简单的testbench文件的编写。 二、实验原理： 一个4位全加器可以由4个一位全加器构成，加法器间的进位可以串行方式实现，即将低位加法器的进位输出cout与相邻的高位加法器的进位输入信号cin相接。 三、实验内容： 1.QuartusII软件的熟悉 熟悉QuartusⅡ环境下原理图的设计方法和流程，可参考课本第4章的内容，重点掌握层次化的设计方法。 2.设计1位全加器原理图 设计的原理图如下所示：
VHDL源程序如下（行为描述）：-- Quartus II VHDL Template -- Unsigned Adder library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity f_add is port ( a : in std_logic; b : in std_logic; ci : in std_logic; y : out std_logic; co : out std_logic ); end entity; architecture rtl of f_add is begin (co,y)<=('0',a)+('0',b)+('0',ci); end rtl;
数电实验报告半加全加器
实验二 半加/减器与全加/减器 一、 实验目的： （1） 掌握全加器和半加器的逻辑功能。 （2） 熟悉集成加法器的使用方法。 （3） 了解算术运算电路的结构。 二、 实验设备： 1、 74LS00 （二输入端四与非门） 2、 74LS86 （二输入端四异或门） 3、 数字电路实验箱、导线若干。 Ver 4B 4A 4￥ 3B 3A 3Y 1A IB !Y 2A 2B 2Y GND （74LS86引脚图） 三、 实验原理： 两个二进制数相加，叫做半加，实现半加操作的电路，称为半加器。 A 表示 被加数，B 表示加数，S 表示半加和，Co 表示向高位的进位。 全加器能进行加数、被加数和低位来的信号相加，并给出该位的进位信号以 及和。 四、 实验内容： 用74LS00和74LS86实现半加器、全加器的逻辑电路功能。 （一）半加器、半减器 M=0寸实现半加，M=1时实现半减，真值表如下： （74LS00引脚 ）
功能M A B S C 半加00000 00110 01010 01101 半减10000 10111 11010 11100 —s +/- ——co M （半加器图形符号） 2、 ⑴S真值表: 00011110 00110 11001 A ⑵C真值表: 00011110 00000 10101 C 二B（A二M）
（二）全加器、全减器 S CO C^BC i-1 ?（M 十 A ）（B 十 C ） 、实验结果 半加器： S 二 AB AB = A 二 B C =B （A 二 M ） 全加器： S = A 二 B - C i-1 G 二GM C 2M CI B +/一
8位全加器
目录 一、设计目的和要求 (1) 1.课程设计目的 (1) 2.课程设计的基本要求 (1) 3.课程设计类型 (1) 二、仪器和设备 (1) 三、设计过程 (1) 1.设计内容和要求 (1) 2.设计方法和开发步骤 (2) 3.设计思路 (2) 4.设计难点 (4) 四、设计结果与分析 (4) 1.思路问题以及测试结果失败分析 (4) 2.程序简要说明 (5) 五、心得体会 (9) 六、参考文献 (9)
一、设计目的和要求 1.课程设计目的 设计一个带进位的八位二进制加法计数器：要求在MAX+plusⅡ10.2软件的工作平台上用VHDL语言层次设计出一个带进位的八位二进制加法器，并通过编译及时序仿真检查设计结果。 2.课程设计的基本要求 全加器与带进位输入8位加法器设计要求我们通过8位全加器的设计掌握层次化设计的方法，充分理解全加器的设计过程，掌握一位全加器的程序，熟悉MAX+plusⅡ10.2软件的文本和原理图输入方法设计简单组合电路。 课程设计过程中要求能实现同步和异步的八位二进制全加器的设计。 3.课程设计类型 EDA课程设计 二、仪器和设备 PC机、MAX+plusⅡ10.2软件 三、设计过程 1.设计内容和要求 方法一： 1.原理图输入完成半加器和1位全加器的设计，并封装入库 2.层次化设计，建立顶层文件，由8个1位全加器串联构成8位全加器 3.每一层次均需进行编译、综合、适配及仿真 方法二： 1. 原理图输入完成一个四位全加器的设计 2.层次化设计，建立顶层文件，由2个4位全加器串联构成8位全加器 3.每一层次均需进行编译、综合、适配及仿真
2.设计方法和开发步骤 加法器是数字系统中的基本逻辑器件。例如：为了节省资源，减法器和硬件乘法器都可由加法器来构成。但宽位加法器的设计是很耗费资源的，因此在实际的设计和相关系统的开发中需要注意资源的利用率和进位速度等两方面的问题。多位加法器的构成有两种方式：并行进位和串行进位方式。并行进位加法器设有并行进位产生逻辑，运算速度快；串行进位方式是将全加器级联构成多位加法器。通常，并行加法器比串行级联加法器占用更多的资源，并且随着位数的增加，相同位数的并行加法器比串行加法器的资源占用差距也会越来越大。 实验表明，4 位二进制并行加法器和串行级联加法器占用几乎相同的资源。这样，多位数加法器由4 位二进制并行加法器级联构成是较好的折中选择。 因此这次课程设计中的8 位加法器可采用两个4位二进制并行加法器级联而成。此外我们还讨论了由八个一位全加器串联构成的八位二进制全加器。设计中前者设计为同步加法器，后者设计为异步加法器。 3.设计思路 方法一：异步八位全加器 设计流程图如下： 图 1异步八位流程图
全加器实验报告
全加器设计实验报告 姓名： 班级： 学号：
实验目的： 1.熟悉QuartusⅡ原理图设计流程,学习简单电路的设计方法、输入步骤、层次化步骤。 2.掌握QuartusII的文本输入方式的设计过程，理解VHDL语言的结构级描述方法，学习元件例化语句的设计方法。 实验原理：一位全加器可以用两个半加器及一个或门连接而成。要求使用原理图输入的方法先进行底层半加器设计，再建立上层全加器设计文件，调用半加器和或门符号，连线完成原理图设计。 全加器可以用两个半加器和一个或门连接而成，在半加器描述的基础上，采用COMPONENT语句和PORT MAP语句就可以很容易地编写出描述全加器的程序。 一.原理图 1.半加器 实验步骤 1.打开Quartus Ⅱ软件，选择新建命令，在新建对话框中选择原理图文件编辑输入项，完成新建进入原理图编辑窗口。 2.在原理图编辑窗口任意位置右击鼠标，将出现快捷菜单，选择其中的输入元件项insert symbol，按照所设计的电路，放置器件，排版，连线，完成设计后选择另存为命令，命名为h_adder存放在指定文件夹中。
3.完成半加器的设计后，重复新建命令，开始进行全加器设计，在新建的原理图中，双击鼠标，在弹出的窗口中选择project选项，将之前存入的h_adder元件，放入原理图中。 2.全加器 实验步骤 1.新建工程，在新建的工程中建立VHDL语言编辑文件，在编辑窗口处，输入设计的半加器全加器程序。 2.将设计好程序进行编译，没有错误之后定义全加器五个引脚所对应耳朵硬件电路的引脚号。 3.烧录程序，调试，验证程序是否合理。
二.程序
四位全加器
《计算机组成原理》 实验报告 题目:四位全加器的设计与实现 1、实验内容 四位全加器的设计与实现。 2、实验目的与要求 利用MAX+plusII实现四位全加器并且验证实验内容。
3、实验环境 MAX+plus II 10.1 4、设计思路分析（包括需求分析、整体设计思路、概要设计） 一个4位全加器可以由4个1位全加器构成，加法器间的进位可以串行方式实现，即将低位加法器的进位输出cout与相邻的高位加法器的最低进位输入信号cin相接。 半加器描述： 5、详细设计 A) 半加器设计: 1）新建一个设计文件，使用原理图设计方法设计。 2）将所需元件全部调入原理图编辑窗，所需元件依次为：input 2个；output 2个；and2 1个;xnor 1个;not 1个。 3）依照下图连接好各元件 4）保存为h-adder将当前设计文件设置成工程文件。 5）编译
B) 一位全加器的实现: 1)一位全加器可以由两个半加器和一个或门连接而成，因而可以根据半加器的电路原理图或真值表写出1位全加器的VHDL描述。. 2)依照以下原理图连接好全加器: 其中有两个原件(h-adder)为刚刚设计好的半加器.其他原件为:input 3个, output 2个, or2 1个. 3)保存为f-adder设置成工程文件并选择目标器件为EPF10K20TC144.4 4)编译 C) 四位全加器的实现 1) 4位全加器可以看做四个1位全加器级联而成，首先采用基本逻辑门设计一位全加器，而后通过多个1位全加器级联实现4位全加器。 2) 依照以下原理图连接好全加器。、
其中有四个元件为一位全加器（f-adder），其余为九个input元件；五个output 元件。、 4）编译通过。 6、实验结果与分析 1）建立波形图进行半加器、一位全加器和四位全加器的波形观察, 2）设定仿真时间为60.0us。 3）运行仿真器得到下面波形图: 半加器：
一位全加器实验
实验1 一位全加器（综合验证性） 一、目的 掌握组合逻辑电路，使用74LS00“与非门”电路构成一位全加器组合逻辑电路。掌握组合逻辑电路的基本概念和结构。 二、要求：使用与非门构成一位全加器组合逻辑电路。实验报告包括： 1、画出一位全加器逻辑电路图；正确标出集成电路引脚。 74LS00 “与非门”电路引脚名称： 2、标上门电路脚号，连接逻辑电路； 发光管 1 1
3、模拟输入Ai、Bi、Ci，记载Si、Ci-1实验结果。 Ai Bi Ci Si Ci-1 三、实验设备和集成电路 1、数字逻辑实验板一块。 2、3片74LS00，连结导线50根。 四、考核方式 1、逻辑电路图应当整洁、规范。 2、实验前作好充分实验准备。 3、数字逻辑实验课是一项实践性很强的教学课程。考核的重点是电路连接，调试和测试的实践性环节。考察学生在实验中的动手能力和事实求是的科学态度。核心是检查是否能够实际完成一位全加器数字逻辑电路，并电路运行正确作为重要标准。 在电路连接，调试和测试完成后，经老师检查确认满足实验要求，学生签字，递交报告书，方可通过实验一的验收。
五、连接，调试和测试组合逻辑电路参考事项注意如下： 1、实验开始时，检查并确定实验设备上的集成电路是否符合要求。 2、导线在插孔中一定要牢固接触。集成电路引脚与引脚之间的连线一定要良好接触。连线在面包板上排列整齐，连线的转弯成直角。连线不要飞线。 3、在组合逻辑电路连线时，为了防止连线时出错，可以在每连接一根线以后，在组合逻辑电路图中做一个记号，这样可以避免搞错连线，漏掉连线，多余连线等现象发生。
四位全加器实验报告
《四位全加器》实验报告 题目:___ ____ 学号:___ _____姓名:____ _______ 教师:____ ____
1、实验内容 四位全加器的设计与实现。 2、实验目的与要求 利用MAX+plusII实现四位全加器并且验证实验内容。 3、实验环境 MAX+plus II 10.1 4、设计思路分析（包括需求分析、整体设计思路、概要设计） 一个4位全加器可以由4个1位全加器构成，加法器间的进位可以串行方式实现，即将低位加法器的进位输出cout与相邻的高位加法器的最低进位输入信号cin相接。 半加器描述： 根据半加器真值表可以画出半加器的电路图。 a b so Co 0 0 0 0 0 1 1 0 1 0 1 0 1 1 0 1 5、详细设计 A) 半加器设计: 1）新建一个设计文件，使用原理图设计方法设计。 2）将所需元件全部调入原理图编辑窗，所需元件依次为：input 2个；output 2个；and2 1个;xnor 1个;not 1个。 3）依照下图连接好各元件
4）保存为h-adder将当前设计文件设置成工程文件。 5）编译 B) 一位全加器的实现: 1)一位全加器可以由两个半加器和一个或门连接而成，因而可以根据半加器的电路原理图或真值表写出1位全加器的VHDL描述。. 2)依照以下原理图连接好全加器: 其中有两个原件(h-adder)为刚刚设计好的半加器.其他原件为:input 3个, output 2个, or2 1个. 3)保存为f-adder设置成工程文件并选择目标器件为EPF10K20TC144.4 4)编译 C) 四位全加器的实现 1) 4位全加器可以看做四个1位全加器级联而成，首先采用基本逻辑门设计一位全加器，而后通过多个1位全加器级联实现4位全加器。 2) 依照以下原理图连接好全加器。、
CMOS数字集成电路设计_八位加法器实验报告
CMOS数字集成电路设计课程设计报告 学院：****** 专业：****** 班级：****** 姓名：Wang Ke qin 指导老师：****** 学号：****** 日期：2012-5-30
目录 一、设计要求 (1) 二、设计思路 (1) 三、电路设计与验证 (2) (一)1位全加器的电路设计与验证 (2) 1)原理图设计 (2) 2)生成符号图 (2) 3)建立测试激励源 (2) 4)测试电路 (3) 5)波形仿真 (4) (二)4位全加器的电路设计与验证 (4) 1)原理图设计 (4) 2)生成符号图 (5) 3)建立测试激励源 (5) 4)测试电路 (6) 5)波形仿真 (6) (三)8位全加器的电路设计与验证 (7) 1)原理图设计 (7) 2)生成符号图 (7) 3)测试激励源 (8) 4)测试电路 (8) 5)波形仿真 (9) 6)电路参数 (11) 四、版图设计与验证 (13) (一)1位全加器的版图设计与验证 (13) 1)1位全加器的版图设计 (13) 2)1位全加器的DRC规则验证 (14) 3)1位全加器的LVS验证 (14) 4)错误及解决办法 (14) (二)4位全加器的版图设计与验证 (15) 1)4位全加器的版图设计 (15) 2)4位全加器的DRC规则验证 (16) 3)4位全加器的LVS验证 (16) 4)错误及解决办法 (16) (三)8位全加器的版图设计与验证 (17) 1)8位全加器的版图设计 (17) 2)8位全加器的DRC规则验证 (17) 3)8位全加器的LVS验证 (18) 4)错误及解决办法 (18) 五、设计总结 (18)
一位全加器
一位全加器的设计 一、实验要求 （1）用原理图输入设计方法或者硬件描述语言设计方法皆可 （2）如果是原理图，把图贴出来，如果是代码，附上代码 （3）写清楚设计过程 （4）用仿真波形说明全加器功能正确 二、实验目的 1、学会在仿真平台上进行设计实验验证及时序仿真。 2、进一步熟悉利用quartusⅡ进行电路系统设计的一般流程。 3、掌握1位全加器原理图输入设计的基本方法及过程。 4、进一步提高学生运用所掌握的数字电子电路的分析方法与分析实际电路的基本技能，并了解基本逻辑单元电路在生活中的应用。 三、实验原理 全加器是一个能对两个一位二进制数及来自低位的“进位”进行相加，产生本位“和”及向高位“进位”的逻辑电路。该电路有3个输入变量，分别是2个加数A、B及1个低进位Cin，两个输出变量，分别是本位S和向高进位Co。 用原理图输入法构造一位全加器，并进行时序仿真。 由真值表写逻辑函数表达式 画原理图时，用到2个异或门，3个二端口与门，一个三端口或门。 2、设计原理图：
四、实验结果 连接时没有错误，进行波形仿真，输入端A、B、Cin周期分别为10ns、20ns、30ns 得到波形图如下： 仿真波形分析： 输入：A=0、B=0、Cin=0时，输出S=0、Co=0 输入：A=1、B=0、Cin=0时，输出S=1、Co=0 输入：A=0、B=1、Cin=0时，输出S=1、Co=0 输入：A=1、B=1、Cin=1时，输出S=1、Co=1 五、实验结论 本实验实现的是简单层面上设计加法器的功能，而没有考虑到从加法器的性能上选择实验。虽然设计上没有实现，但是我们理论上分析和讨论不同的加法器选择不同门电路在性能上的差别。从而得知在不同的计算机内部采用不同的加法器机制，在具体设计时需要根据具体的应用环境和实现工艺确定采用哪一种加法器。加法器的性能可以从延迟、功耗、面积等方面进行分析。具体的分析方法有三种：一是通过门级模拟器来估算加法器的性能；二是采用标准单元库对每种加法器进行逻辑综合和布局布线来设计电路，然后从版图中反提取电路参数，针对其参数进行电路的模拟，从中得出各种加法器的比较结果；三是通过物理实验在芯片上实现各种加法器，然后通过实际测量进行比较。 六、实验小结 课程设计是培养学生综合运用所学知识，发现、提出、分析和解决实际问题，锻炼实践
1测试1位全加器的仿真
可编程逻辑器件设计实验报告 实验名称： 测试１位全加器的仿真 实验目的： 使用ｍｏd ｅls ｉm 编写te ｓt bench 代码实现测试１位全加器的仿真,并 得到输出波形 实验时间: 年 月 日 地点：实验室 学生姓名： 学号: 实验名称： 测试1位全加器的仿真 1、 实验步骤 1. 创建工程文件,并命名为f ｕll_a ｄｄer_tes ｔ。 2. 将已存在的ful ｌ_ａdde ｒ的ｖe ｒilog H ＤＬ File 添加到工程文件中，并创建model ｓｉｍ仿真文件,命名为f ｕll_add ｅr_ｔb 。 3. 在ｍｏdel ｓim 仿真文件中输入代码,并编译。 2、 Ｖerilog ＨDL 代码 modu ｌｅ ful ｌ_adde ｒ_1(ｉｎａ,i ｎb,ｃi,co ，ｓｕm ）; input in ａ,inb ，ｃi; ｏut ｐu ｔ co,s ｕｍ; a ｓｓig ｎ {co,su ｍ｝＝i ｎa+i ｎb+ci; endmodul ｅ 3、Ｔest ben ｃh 仿真代码： ｀t ｉｍes ｃale １ns ／１ns mo ｄule fu ｌl ＿ａdder_tb; reg a,ｂ,c; wire c ｏ,ｓum; i ｎｔeger i,j; pa ｒａmeter delay=1００; 装 订 线
full＿adder＿1 U1(a,b,ｃ，ｃo，sｕm)； iｎitiaｌ begｉn ａ=０;b=0;c＝0; ｆor（ｉ=0;i<2;i=ｉ+1) foｒ(j=0;ｊ<2;j=j＋1) bｅgin ａ＝i;b＝j;ｃ＝0； #deｌay; ｅnｄ ｆor(i＝0;i<２；i=ｉ+１) fｏr（ｊ＝0；j<2;j=j+１) bｅｇｉｎ a＝i;b＝j;c＝1； ＃ｄeｌay; eｎd enｄ enｄmｏｄulｅ 4、ＲTL视图 5、仿真结果