D触发器的设计

目录

第一章绪论 (1)

1.1 简介 (1)

1.1.1 集成电路 (1)

1.1.2 版图设计 (1)

1.2 软件介绍 (2)

1.3 标准单元版图设计 (2)

1.3.1 标准单元版图设计的概念 (2)

1.3.2 标准单元版图设计的历史 (2)

1.3.3 标准单元的版图设计的优点 (3)

1.3.4 标准单元的版图设计的特点 (3)

第二章 D触发器的介绍 (4)

2.1 简介 (4)

2.2 维持阻塞式边沿D触发器 (4)

2.2.1 电路工作过程 (4)

2.2.2 状态转换图和时序图 (5)

2.3 同步D触发器 (5)

2.3.1 电路结构 (5)

2.3.2 逻辑功能 (6)

2.4 真单相时钟（TSPC）动态D触发器 (6)

第三章 0.35um工艺基于TSPC原理的D触发器设计 (8)

3.1 电路图的设计 (8)

3.1.1 创建库与视图 (8)

3.1.2 基于TSPC原理的D触发器电路原理图 (8)

3.2 创建 D触发器版图 (9)

3.2.1 设计步骤 (9)

3.2.2 器件规格 (11)

3.3 设计规则的验证及结果 (11)

第四章课程设计总结 (13)

参考文献 (14)

第一章绪论

1.1 简介

1.1.1 集成电路

集成电路（Integrated Circuit,简称IC）是20世纪60年代初期发展起来的一种新型半导体器件。它是经过氧化、光刻、扩散、外延、蒸铝等半导体制造工艺，把构成具有一定功能的电路所需的半导体、电阻、电容等元件及它们之间的连接导线全部集成在一小块硅片上，然后焊接封装在一个管壳内的电子器件。其封装外壳有圆壳式、扁平式或双列直插式等多种形式。是一种微型电子器件或部件，采用一定的工艺，把一个电路中所需的晶体管、二极管、电阻、电容和电感等元件及布线互连一起，制作在一小块或几小块半导体晶片或介质基片上，然后封装在一个管壳内，成为具有所需电路功能的微型结构；其中所有元件在结构上已组成一个整体，使电子元件向着微小型化、低功耗和高可靠性方面迈进了一大步。集成电路发明者为杰克·基尔比（基于硅的集成电路）和罗伯特·诺伊思（基于锗的集成电路）。当今半导体工业大多数应用的是基于硅的集成电路。

1.1.2 版图设计

版图(Layout)是集成电路设计者将设计并模拟优化后的电路转化成的一系列几何图形，包含了集成电路尺寸大小、各层拓扑定义等有关器件的所有物理信息。集成电路制造厂家根据版图来制造掩膜。版图的设计有特定的规则，这些规则是集成电路制造厂家根据自己的工艺特点而制定的。不同的工艺，有不同的设计规则。设计者只有得到了厂家提供的规则以后，才能开始设计。版图在设计的过程中要进行定期的检查，避免错误的积累而导致难以修改。很多集成电路的设计软件都有设计版图的功能，Cadence 的Virtuoso的版图设计软件帮助设计者在图形方式下绘制版图。

对于复杂的版图设计，一般把版图设计分成若干个子步骤进行：

（1）划分为了将处理问题的规模缩小，通常把整个电路划分成若干个模块。（2）版图规划和布局是为了每个模块和整个芯片选择一个好的布图方案。（3）布线完成模块间的互连，并进一步优化布线结果。

（4）压缩是布线完成后的优化处理过程，他试图进一步减小芯片的面积。

1.2 软件介绍

目前大部分IC 公司采用的是UNIX 系统，使用版本是SunSolaris。版图设计软件通常为Cadence ，它是一个大型的EDA 软件，它几乎可以完成电子设计的方方面面，包括ASIC 设计、FPGA设计和PCB 设计。软件操作界面人性化，使用方便，安全可靠，但价格较昂贵。

1.3 标准单元版图设计

1.3.1 标准单元版图设计的概念

标准单元,也叫宏单元。它先将电路设计中可能会遇到的所有基本逻辑单元的版图, 按照最佳设计的一定的外形尺寸要求, 精心绘制好并存入单元库中。实际设计ASIC电路时, 只需从单元库中调出所要的元件版图, 再按照一定的拼接规则拼接, 留出规则而宽度可调的布线通道, 即可顺利地完成整个版图的设计工作了。

基本逻辑单元的逻辑功能不同, 其版图面积也不可能是一样大小的。但这些单元版图的设计必须满足一个约束条件, 这就是在某一个方向上它们的尺寸必须是完全一致的, 比如说它们可以宽窄不一, 但它们的高度却必须是完全相等的,这就是所谓的“等高不等宽”原则。这一原则是标准单元设计法得以实施的根本保证。

1.3.2 标准单元版图设计的历史

随着集成电路产业迅猛的发展,工艺水平不断提高,集成电路特征尺寸循着摩尔定律不断缩小。设计芯片时需要考虑的因素越来越多,芯片设计的复杂程度也越来越高。因而尽可能复用一些已经通过工艺验证的IP核可以提高设计的效率,降低芯片设计的成本。

标准单元库是IP核中很基础也是很重要的一个组成部分。传统的标准单元库设计方案有一套很复杂的设计流程,不但耗时耗力,而且投入巨大,同时也会在一定程度上制约新工艺的推广。一种解决办法就是将工艺升级的相关参数通过一定的算法转换成比例因子,用该比例因子对旧工艺条件下设计成熟的标准单元库进行缩放,使工艺升级的效果体现到原来的IP核中,令其可以复用到新的工艺上,这样不但可以大幅度的提高设计效率还可以促进新工艺的推广。

1.3.3 标准单元的版图设计的优点

基于标准单元的设计风格是最流行的全定制设计风格中的一种，这种设计要求开发一套全定制掩膜。在这种设计中，我们把所有常用的逻辑单元都开发出来，明确其特性，并存储在一个标准单元库中。一个典型的存储库可能包含诸如反相器，与非门，或门，与或非门，或与非门，D闩锁和D触发器等几百种单元。每种们都可以通过多种方式来实现，以便于为不同扇出提供足够的驱动能力。例如，反相器可以有标准尺寸，双倍尺寸和四倍尺寸，可供芯片开发者选择合适的尺寸来实现较高的电路速度和版图密度。

1.3.4 标准单元的版图设计的特点

需要全套掩膜版，属于定制设计方法；

（1）门阵列方法：合适的母片，固定的单元数、压焊块数和通道间距；

（2）标准单元方法：可变的单元数、压焊块数、通道间距，布局布线的自由度增大；

（3）较高的芯片利用率和连线布通率；

（4）依赖于标准单元库，SC库建立需较长的周期和较高的成本，尤其工艺更新时。

第二章 D触发器的介绍

2.1 简介

锁存器是一种基本的记忆器件，它能够储存一位元的数据。由于它是一种时序性的电路，所存器是一种基本的记忆器件，它能够储存一位元的数据。由于它是一种时序性的电路，所以触发器不同于锁存器，它是一种时钟控制的记忆器件，触发器具有一个控制输入讯号(CLOCK)。CLOCK讯号使触发器只在特定时刻才按输入讯号改变输出状态。若触发器只在时钟CLOCK由L到H (H到L) 的转换时刻才接收输入，则称这种触发器是上升沿(下降沿) 触发的。

D触发器可用来储存一位的数据。通过将若干个触发器连接在一起可储存多位元的数据，它们可用来表示时序器的状态、计数器的值、电脑记忆体中的ASCII 码或其他资料。

D触发器是最常用的触发器之一。对于上升沿触发D触发器来说，其输出Q 只在CLOCK由L到H的转换时刻才会跟随输入D的状态而变化，其他时候Q 则维持不变

2.2 维持阻塞式边沿D触发器

维持阻塞式边沿D触发器的逻辑图和逻辑符号如图2-3所示。该触发器由六个与非门组成，其中G1、G2构成基本RS触发器，G3、G4组成时钟控制电路，G5、G6组成数据输入电路。和分别是直接置0和直接置1端，有效电平为低电平。分析工作原理时，设和均为高电平，不影响电路的工作。

2.2.1 电路工作过程

电路工作过程如图2-1所示。

（a）逻辑图（b）逻辑符号

图2-1 维持阻塞型D触发器

2.2.2 状态转换图和时序图

维持阻塞D触发器的状态转换图如图2-2所示，图(a)为状态转换图，图(b)为时序图。

图2-2 维持阻塞D触发器的状态转换图和时序图

2.3 同步D触发器

2.3.1 电路结构

为了避免同步RS触发器出现R=S=1的情况，可在R和S之间接入非门G5 ，如图2-3所示。

图2-3 同步D触发器

2.3.2 逻辑功能

表2-3-2同步D触发器的特性表

根据特性表可得到在CP＝1时的同步D触发器的驱动表。

2.4 真单相时钟（TSPC）动态D触发器

下图所示为一个用TSPC原理构成的上升沿D触发器的电路图。电路由11个晶体管构成，分为四级。当时钟信号为低电平时，第一级作为一个开启的锁存器接收输入信号，而第二级的输出节点被预充电。在此期间，第三级和第四级保持原来的输出状态。当时钟信号由低电平变换到高电平时，第一级不再开启而且第二级开始定值。同时，第三级变为开启而且将采样值传送到输出。注意，最末级(反相器)只用于获得不反相的输出电平。

图2-3基于TSPC原理构成的动态D触发器

此电路的掩模板图如图所示。nMOS 晶体管的器件尺寸的宽长比为（W/L）=(1.5um/350nm)，pMOS晶体管的器件尺寸的宽长比为（W/L）=(2.1um/350nm)。版图对应的工艺的寄生参数可通过电路的提取决定。而提取的电路文件用SPICE仿真来确定它的性能。仿真的TSPC DFF电路的输入，输出波形如图2-5所示。可见，电路可以工作在500MHz的时钟频率上。因为他们的设计相对简单，晶体管数目少喝运行速度快高，特别是在高性能设计中，对于传统CMOS电路来说基于TSPC电路时一种较好的选择。

第三章 0.35um工艺基于TSPC原理的D触发器设计

3.1 电路图的设计

3.1.1 创建库与视图

lab1 中创建的库与视图如果仍存在，则没有必要再行创建，直接调用即可。在CIW 中选择File→open，在弹出窗口中选择如下：

Library Name：ZF

Cell Name：D

View Name：Schematic

点击OK，打开Schematic Editing 的空白窗口。以下步骤为创建库与视图的过程。

①在命令解释窗口CIW 中，依次选择File→New→Library，打开New Library窗口。

②在New Library 窗口中，Name 栏输入库文件名ZF（可以自定义），右侧工艺文件（Technology File）栏中，选择最下方的Don’t need a techfile，点击窗口左上角的OK。

③在CIW 中，选择file→new→cellview，打开Create New File 窗口。

④在Create New File 窗口中，Library Name 选取为ZF（与刚才定义一致），

Cell Name 设置为D，View Name 选取为Schematic，Tool 栏选取为

Composer-Schematic，点击OK，弹出Schematic Editing 的空白窗口。

3.1.2 基于TSPC原理的D触发器电路原理图

电路如图3-1 所示

3-1 基于TSPC原理的D触发器电路原理图

3.2 创建 D触发器版图

3.2.1 设计步骤

①在CIW 中，选择File→Open，参数设置如下：

Library Name ZF

Cell Name D

View Name layout

点击OK，打开design 的空白窗口，以下编辑将实现 D 版图结构如图所示。

②在LSW 窗口中，选择poly drawing 作为当前编辑层。

③选择Create→Path 或按盲键[p]，来绘制多晶硅栅体。

④在design 窗口中，点击LMB，从坐标原点x＝0、y＝0 到x＝0、y＝4.8 连线poly，之后双击LMB 或按Return（Enter）键，完成栅体绘制。

⑤在LSW 窗口中，选择ndiff drawing 层为当前编辑层，选择Create→Rectangle或按盲键[r]，用以绘制扩散区。

⑥在design 窗口中，选择不在同一直线的任意两点，点击LMB 形成矩形扩散区，矩形形状可在后续操作中调整。

调整ndiff 与poly path

①选择Window→Create Ruler 或按盲键[k]，在设计窗口中加入Ruler，以便精

确控制版图尺寸。

②按Return 键或点击LMB 完成Ruler 的添加，可选择Window→Clear All37

Rulers 或按盲键[K]，删除添加的Ruler。

③选择Edit→Stretch 或按盲键[s]，在设计窗口中，使用LMB 选择需要调整

的目标或目标的一部分，选择后以高亮显示，拖动鼠标至合适位置后释放，完成目标大小的调整。

注意：调整path 时，确保只有path 的中线高亮显示，否则，有可能将path 的宽度也进行了调整。

绘制Source 与Drain

①在LSW 窗口中，选择matal1 作为当前编辑层，选择Create→Rectangle 或按盲键[r]，绘制一个矩形，用以源区金属连接。

②在LSW 窗口中，选择contact dg 作为当前编辑层，选择Create→Rectangle或按盲键[r]，绘制两个正方形，作为源区接触孔。

③按照设计规则，调整contacts 与metal1 的位置。

④同时选择contacts 与metal1（选择一个目标后按Shift 键，继续选择其它目

标，操作与Windows 系统相同），选择Edit→Copy 或按盲键[c]，因为mos 器件的对称性，可通过拷贝完成漏区的绘制。

⑤点击高亮显示的被选目标实现拷贝，在空白处点击LMB 实现粘贴。

⑥按照设计规则，利用Ruler 和Stretch 调整版图尺寸。

⑦选择Options→Display 或按盲键[e]，点亮Axes，选择Edit→Move 或按盲键[m]。

⑧选择所有D 版图的组件，点击选中并放置到合适位置。

⑨完成绘制后，选择Design→Save 并关闭窗口。

版图如下

3.2.2 器件规格

此电路的掩膜版图（用0.35um COMS技术设计规则）如图所示，nMOS晶体管的器件尺寸宽长比为（W/L）n=(1.5um/0.35um),p MOS晶体管的宽长比为（W/L）p=（2.1um/0.35um)。版图对应工艺的寄生参数可以通过电路提取决定。

3.3 设计规则的验证及结果

设计规则的验证是版图与具体工艺的接口，因此就显得尤为重要，可以进行设计规则验证（DRC）。

在进行验证操作过程中用到的库都应位于当前运行目录或由路径指定链接到该运行目录。打开要验证单元的版图界面，点击FILE下的DRACULA DRC，弹出在菜单栏上，在DRC菜单下的SETUP中，给出错误文件的路径，即可将错误报告与Virtuoso的图形界面结合起来，根据错误层的提示，在图中直接修改即可。根据错误报告的提示，修改版图的步骤为：

（1）将错误文件导入Virtuoso界面。

（2）找到错误层，根据错误提示进行修改。

（3）更新编译规则文件，进行DRC验证，重复上述（1），（2）操作，直至版图完全通过DRC验证。

验证结果除了面积所占的版图的百分数不符合设计0.35nm设计规则之外，其他设计规则全部达到设计要求。

第四章课程设计总结

此次课程设计在老师的悉心指导，同学们的热情帮助下，我已圆满完成了本次课程设计的要求。从课题选择到具体构思和内容以及数据的测试，我深刻体会到做事情不能急躁，要细心仔细的完成每个版图的设计。在这周时间所经历的学习和生活，我深刻感受到老师的精心指导和无私的关怀，让我受益匪浅。本次课程设计的名称为“基于0.35μm工艺的带复位D触发器版图设计”，让我在绘图的时候更加巩固了对D触发器的应用及原理。

参考文献

1.李伟华. VLSI 设计基础. 北京：电子工业出版社. 200

2.10 28-33

2.吴尘李亮陈伟元集成电路版图设计实战教程---基于Laker工具

3.林明祥. 集成电路制造工艺北京：机械工业出版社. 2005.9：2-3

4.王窦志COMS数字集成电路分析与设计电子工艺出版社2009.6

5.吴尘COMS数字集成电路---分析与设计

6.孙润.Tanner集成电路设计教程［M］北京希望电子出版社,2001