半导体制程及摩尔定律
神秘的处理器制程工艺
摩尔定律指导集成电路(IC，Integrated Circuit)工业飞速发展到今天已经40多年了。在进入21世纪的第8个年头，各类45nm芯片开始批量问世，标志着集成电路工业终于迈入了低于50nm的纳米级阶段。而为了使45nm工艺按时“顺产”，保证摩尔定律继续发挥作用，半导体工程师们做了无数艰辛的研究和改进—这也催生了很多全新的工艺特点，像大家耳熟能详的High-K、沉浸式光刻等等。按照业界的看法，45nm工艺的特点及其工艺完全不同于以往的90nm、65nm，反而很多应用在45nm制程工艺上的新技术，在今后可能贯穿到32nm甚至22nm阶段。今天就让我们通过一个个案例，来探索一下将伴随我们未来5年的技术吧。
你能准确说出45nm是什么宽度吗？
得益于厂商与媒体的积极宣传，就算非科班出身，不是电脑爱好者的大叔们也能知道45nm比65nm更加先进。但如果要细问45nm是什么的长度，估计很多人都难以给出一个准确的答案。而要理解这个问题，就要从超大规模集成电路中最基本的单元
—MOS(Metal Oxide Semiconductor金属氧化物半导体)晶体管说起。
我们用半导体制作MOS管就是利用其特殊的导电能力来传递0或者1的数字信号。在栅极不通电的情况下，源区的信号很难穿过不导电的衬底到达漏区，即表示电路关闭(数字信号0)；如果在栅极和衬底间加上电压，那么衬底中的电荷就会在异性相吸的作用下在绝缘氧化层下大量聚集，形成一条细窄的导电区，使得源区和漏区导通，那么电流就可以顺利从源区传递到漏区了(信号1)。这便是MOS最基本的工作原理。
在一块高纯硅晶圆上(在工艺中称为“P型半导体衬底”)通过离子扩散的方法制作出两个N型半导体的阱——通俗地讲P型是指带正电的粒子较多，N型则是带负电的粒子比较多。再通过沉积、光刻、氧化、抛光等工艺制造成如图中所示的MOS管，两个阱的上方分别对应源区(source)和漏区(drain)，中间的栅区(gate)和下方的衬底中间用一层氧化绝缘层隔开。我们通常说的90nm或者45nm工艺，就是指的栅极下方两个阱之间的长度，称之为导电沟道长度。
上图中给我们勾勒出来的是一个NMOS，当栅极接正向电压时，NMOS会导通。事实上还存在另外一种PMOS，其性质完全相反，当栅极接负电时，通过在绝缘区下方聚集正电荷来导通。
在实践中，工程人员很快就发现了单个MOS管在作为逻辑电路导通时，会有源源不断的电流通过，这使得MOS管功率居高不下。而事实上我们只需要传递信号就行了，无论是用电流，又或者是用电压方式，而不需要MOS管有较高的功耗。为了降低MOS管的工作功耗，可科学家们又开发了CMOS (Complementary Metal-Oxide Semiconductor 互补金属氧化物半导)电路。
CMOS的电路结构
物如其名，CMOS中包含NMOS和PMOS各一个，并且串联在一起。由于PMOS和NMOS 的导通特性正好相反，因此无论什么时候都只有一个MOS管导通，另一个必然关闭。这样就起到了传递电压信号，但是无电流功的产生。
理论上CMOS的静态功耗应该为0，但是受材料和制造工艺的限制，CMOS的实际功耗却是不能忽略不计的，这样也就有了后面的各种改良工艺。
High-K工艺和Low-K工艺为什么能够共存？
在步入45nm生产工艺之后，英特尔高调宣布引入High-K工艺以降低芯片功耗，那与此同时，是不是意味着已经使用多年的Low-K工艺要被淘汰呢？很多人都会有这样的想法，因为从名字上看，二者是完全相反的两个极端。
其实真正的情况并不是那么回事，两个工艺完全用在不同的地方，所要实现的功能也大相径庭。要解释清楚这个问题，我们就要先弄清楚“K”是什么意思。
电容的物理学描述是C=Q/U，即每升高1V电压，电容中增加的电量。而在实际电路中C正比于K/D，其中K为绝缘介质的介电常数单位，D是两电极之间的距离。这样我们就可以看清楚Low-K工艺的发展历程。
电容的基本组成结构要求两端是导体，中间是绝缘体。由于电容的存在，要改变两导体极板之间的电势差(即相对电压大小)就要先给电容充放电，才能让电压稳定下来，
这势必会给信号造成延迟。
我们知道芯片上不仅仅只有MOS管，还有无数连接各个MOS管的导线，早先这些导线使用铝材料(Al)来制作，后来改用铜(Cu)互连提供更低的电阻。问题就出在这些导线上面，两根距离很近的导线再加上中间的绝缘物，实际上已经组成了一个电容(专业名称叫做“寄生电容”)。当半导体工艺还处在0.25μm以前时，导线之间的距离D很大，寄生电容很小，所以两条导线中的信号一直是井水不犯河水。
但是随着MOS管的逐渐增多，导线间的距离越来越短，寄生电容的影响越来越大—两根导线之间都是0电压，突然一根导线中的电压要从0上升到1，这时由于寄生电容的存在，上升过程就变得相对缓慢。这种延迟现象轻则拖慢整个电路的数据传递速度，严重时会造成数值读取错误，影响高频电路的正常工作。
由于寄生电容的影响，本该瞬间完成的信号变化被严重滞后了。为了降低信号线相互之间的串扰，工程师们找到了一种碳掺杂氧化物(CDO，Carbon Doped Oxide)。这种材料的介电常数为3K，要低于二氧化硅4.2K的介电值。用新材料来充当导线之间的“填充物”，进而减少寄生电容对芯片的影响，让信号在芯片中的传递更加快速。
介绍完Low-K之后，再来看Hig h-K。需要大家注意的是，High-K工艺是针对MOS 管的改进，而不是导线电路。
这里我们再来引入一个“阈值电压(Vt)”的概念。顾名思义，阈值电压就是指使MOS 管导通时加在栅极的最小电压，如果栅电压低于这个电压，MOS管将关闭。常识告诉我们，要将栅极电压从0提升到Vt，或者从Vt降到0都是需要时间的，如果这个过程需要10ns，那么也就意味着这个MOS管一秒内最多变化1亿次，即MOS管最快只能有100MHz 的频率。
有没有办法加快MOS开关的速度呢？当然有！而且有两种方法，其一是增大栅极电压，不过这么做的副作用是功率迅速增大，这是我们绝对不能接受的；另一种则是降低阈值电压，让MOS管更容易开关。在这种思路下，CPU的工作电压从Pentium 4时期的1.3V一直降到酷睿2时期的最低0.765V。
MOS管在电子显微镜下的剖面图
仔细研究之后，我们会发现导体栅极、绝缘层、不绝缘的衬底也能形成一个类似电
容的模型。而且如果这个电容值越大，那么同样的栅极电压就能吸附更多的电荷，提高MOS管导通的速度。在这种思维的指导下，随着工艺的进步，二氧化硅绝缘层的厚度不断被减小。到90nm工艺时，二氧化硅绝缘层的厚度已经做到1.2nm，仅仅5个原子厚。
极薄的二氧化硅层带来了MOS管速度的提升，也不可避免地助长了栅极漏电流，因为这么薄的“绝缘层”已经失去了绝缘的能力，大量电荷穿越二氧化硅层，通过衬底溜走。最终的结果就像是90nm的Prescott 核心的Pentium 4处理器，工作频率接近4GHz，同时功率也近140W。
越过90nm门槛之后，单纯依靠缩小绝缘层厚度来提高MOS管开关速度已经行不通了。于是科学家们拿自半导体工业诞生几十年来都未曾碰过的绝缘层介电常数K开刀了，目标就是充当绝缘介质的二氧化硅层。在45nm生产工艺中，Intel的工程师开始使用一种新型的基于铪(Hr)的化合物作为绝缘层材料。这种High-K物质能够在厚度不变的情况下提供更大的介电能力，从而帮助MOS管运行在更高的频率之上。
由于铪化合物的特殊分子结构，其绝缘能力达到传统二氧化硅的10000倍，即使是未来将绝缘层厚度降低到0.1nm时，也能充分履行绝缘的职责。为了配合新的High-K绝缘层，栅极材料也做了更新，抛弃了和新绝缘层结合不好的多晶硅，改用了新的全金属材料。故此，Intel的High-K技术全称为HKMG技术(High-K Metal Gate高介电金属栅)。HKMG技术让Intel的45nm的酷睿2处理器彻底扔掉了发热量大的毛病，同时其频率提升能力也强于65nm的酷睿2，无论是从性能还是功耗上讲都重新走到了业界前面。
为什么AMD（Advanced Micro Device ）到目前仍没有使用High-K材料？
有的朋友会纳闷，为什么处理器另一阵营的AMD到现在都没有使用High-K，却能很好地控制CPU的功耗呢？这就要归功于AMD自Athlon时代就开始使用SOI工艺。SOI
是Silicon On Isolator的缩写，即绝缘体上的硅技术。和传统的纯硅晶圆不同，SOI
工艺使用的晶圆底部是一层绝缘层。正是这层绝缘体切断了上方MOS管漏电流的回路，使得基于SOI技术的芯片天生就有抵抗漏电流的本事。
Low-K与High-K的区别
正因如此AMD这么多年来，都不需要考虑太多漏电流的问题。不过按照计划，AMD
将在32nm时导入High-K技术，以提高栅极控制能力。由于SOI技术来自IBM技术联盟，而IBM出于压制Intel考虑，从未将SOI技术授权给后者，才使得Intel不得不自行开发High-K技术。
出水蛟龙——沉浸式光刻
沉浸式光刻是AMD在45nm Phenom Ⅱ处理器生产中最新应用的技术之一，其区别于过去干式光刻最大的特点就是整个光刻的过程并不是发生在空气中，而是沉浸在一种光学折射率较大的透明液体中。
如果按照常识去思考，也许我们只要提高掩模板的分辨率，不就能在硅片上“刻画”出更多的MOS管来吗？从宏观上讲这是完全正确的，但不要忘了在微观的半导体制造工艺中，情况会有极大的不同。
你知道什么是光刻吗？
光刻技术是在一片平整的硅片上构建半导体MOS管和电路的基础，这其中包含有很多步骤与流程。首先要在硅片上涂上一层耐腐蚀的光刻胶，随后让强光通过一块刻有电路图案的镂空掩模板照射在硅片上。被照射到的部分(如源区和漏区)光刻胶会发生变质，而构筑栅区的地方不会被照射到，所以光刻胶会仍旧粘连在上面。
光刻的过程
接下来就是用腐蚀性液体清洗硅片，变质的光刻胶被除去，露出下面的硅片，而栅区在光刻胶的保护下不会受到影响。随后就是粒子沉积、掩膜、刻线等操作，直到最后形成成品晶片。
如果受到保护的栅区的光刻胶留下来的宽度是130nm，那么最终做出来的MOS管大致就是130nm；同理，45nm技术就是最初栅极上留下大约45nm宽度的光刻胶。由此可见，如果整套光刻设备的分辨率越高，它能够在晶片上定位出更细微的投影，最终就能制造出更小的MOS管。半导体工艺的更新必然伴随着光刻设备的升级，其目的就是提高分辨率。
掩模板的缝隙以及投射在晶片上的阴影已经很小，这就会引发光波自身的衍射和干涉现象，导致明暗的界限不再那么分明。这样一来，就不能完成前面提到的源区、漏区以及栅区的区分标定工作，最终MOS管的尺寸和性能无法达到设计要求。如果这种模糊现象进一步加剧，就会使得源区与漏区的光影基本重叠在一起，栅区无法制造，整个晶
圆也就彻底报废了。
晶圆曝光过程中会因为光的衍射问题而报废
因此，最大限度消除阴影就成了提高光刻分辨率的重中之重。根据光的传播汇聚理论，有一个光学中计算最小分辨率的公式：R=k1λ/nθ(瑞利判据)。R代表可分辨的最小尺寸(对于光刻技术来说，自然越小越好)，k1是工艺常数，λ是光波波长，n为光的折射率(空气中光折射率为1)，θ为两点夹角。在这个公式中，k1不可变，θ夹角也没有大幅提高的可能。因此提高分辨率，减小R的首选工作就是降低光源的光波长λ。
瑞利判据
在业界，250nm工艺及其以前的光刻工艺中采用水银灯(波长365nm)作为光源。为了提高光刻的分辨率，从180nm工艺开始采用波长为248nm的KrF(氟化氪)激光作为曝光光源；而从130nm到目前正在使用波长为193nm的ArF(氟化氩)激光作为曝光光源。但
是到了45nm工艺时，193nm的ArF激光也遇到了分辨率不够的问题。同时受光刻其它配套设备的限制，取代ArF激光的新工艺还无法投入使用。因此必须寻找新的降低最小分辨率的工艺。于是工程师们开始考虑改善提高光刻系统中的折射率n，这就是沉浸式光刻的理论出发点。
新型的沉浸式光刻机，可以明显看到液体循环通道
在AMD的45nm Phenom II的生产中，整个晶圆是浸泡在去离子水(无杂质，无带电离子)中的，这种情况下n=1.44，相当于将光刻的分辨率提高了1.44倍，正好满足
65/45=1.44的工艺改进幅度。更好的消息是在实验室里，通过改进液体组成、光刻胶成分、镜头质量等等方法，沉浸式光刻已经能够实现22nm半导体工艺。这也意味着在未来5年内，半导体制造业还将稳定地继续发展下去。
后45nm时代的新特点都有哪些？
现在，业界已经进入了45nm时代，而按照Intel Tick-Tock的发展理论，今年Intel 将对生产工艺进行改进，从45nm转入32nm。那么在后45nm时代，芯片制造都有哪些新
的特点呢？
难产的下一代光源——EUV
EUV的光刻机结构和原理
一直以来，Intel的工程师都在研发使用波长仅有13.5nm的EUV(Extreme UltraViolet，极紫外光)作为光刻光源。不过每次改变光源，还必须更换上和新光源相兼容的透镜系统、光刻胶等部分，相当于一次系统大换血。而由于13.5nm的EUV相对目前的193nm激光跨度太大，相关的配套部件研发相当困难，所以被Intel寄予厚望的EUV 技术的使用日程不得不从65nm跳票至32nm之后。
低温特性
从物理学课本上我们知道金属导体的电阻会随着温度的变化而变化。大部分金属材料温度越低，电阻越小。于是在很多超频比赛中，很多玩家都使用液氮(-170℃)来给芯片降温。
不过很多玩家发现在对英特尔第一代45nm处理器Core 2 Extreme QX9650进行低温超频时，当温度低于-88℃时，部分CPU会自动断电造成超频失败。这其中的原因极有可
能是CPU在设计验证时没有考虑45nm的特殊低温特性(Intel方面没有给予官方证实)。
一般说来，在芯片制造前，会利用MOS管在不同工艺参数条件下的表现对芯片进行仿真，以求保证在MOS管速度最快和最慢情况下芯片都能够正常工作。45nm工艺条件下，MOS管的延迟在温度降低到一定程度时又增加了。如果在设计时没有考虑到这个特点，最终制造出来的芯片在极低温度下就可能出现工作异常。
业界洗牌
随着集成电路工艺更新到45nm，整个集成电路工业也开始新一轮洗牌。以上提到的High-K、沉浸式光刻虽然从技术角度上成功地被投入使用，但应用这些新技术却要求更大的投资：一台45nm沉浸式光刻机报价已超过6000万美元，而一条45nm生产线需要超过20台光刻机；符合45nm工艺生产的超净厂房和配套设备(超纯水、气体、排污净化等)需要投资超过5亿美元；Intel首个45nm厂房Fab32投资30亿美元，从其他工艺升级到45nm也需要投入20亿美元左右(据悉，EUV迟迟不能投入生产的最大原因就是极高的生产成本完全抵消了利润)。
在130nm工艺时代，全球有超过20家(阵营)公司能够进行芯片生产，但是由于之后越来越高的研发生产成本，使得目前跨入45nm半导体生产的仅有三大阵营：财大气粗的Intel：Intel每次都能在工艺升级上走在业界前列。据报道，Intel将在2010年导入更先进的32nm Westmere架构处理器，将首次运用沉浸式光刻和第二代High-K金属栅工艺制造CPU部分，并同45nm的图形处理器封装在一块基板上。
IBM、特许半导体(新加坡)、AMD、Samsung、中芯国际阵营：凭借IBM在半导体领域强大的研发实力和参与厂商的资金技术支持也能赶上摩尔定律的发展速度。AMD将在2010年导入32nm和High-K金属栅工艺，并将首次使用自己制造CPU的工厂(位于德国的德累斯顿)代工GPU。这将给未来的Raedon显卡带来多大的性能提升，全世界都拭目
以待。
台积电和联电：因为专注代工和众多的合作伙伴，也搭上了45nm的末班车。不过技术能力较前两阵营稍显薄弱，其45nm既无SOI技术，也无High-K技术，因此无法兼顾高频和高性能。目前代工双雄仅发布了45nm低功耗解决方案，高性能解决方案还需时日。
其它曾经如雷贯耳的半导体企业如今面对技术升级的巨额费用和金融危机，都或多或少地表现出举步维艰的困境：剥离于德国英飞凌(Infineon)的奇梦达(Qimonda)已经申请破产；宝岛台湾的南亚(力晶)、茂德已经寻求政府救助，否则很难维持经营；富有“日本IBM”之称的富士通已经将半导体部门分拆出去，寻找合资方以谋出路……
未来，大者恒强是竞争残酷的集成电路市场永恒的定律。
65nm到45nm，从技术含量上来说，这次工艺升级是革命性的，因为应用了全新材料组成的新型晶体管(高-K金属栅极晶体管)，而且我们会在32nm工艺上使用第二代高-K金属栅极晶体管。
北京微电子国际研讨会再燃摩尔定律之争
出自：SEMI 作者：彭晔
球半导体产业复苏之际，北京微电子国际研讨会于10月27日成功召开，摩尔定律这一引领半导体产业发展的“圣经”再次
题演讲会场争论的焦点。
律减速之争
研究院院长方之熙认为，摩尔定律还将延续，技术的发展不会止步。目前Intel已开始15nm技术的研发，2011年将开
赵军英特尔资深架构经理中国区产品市场部
至于为什么在45nm上没有应用SOI技术，Intel的技术人员也有多方面的考虑——SOI技术的成品率不容易控制，会增加硅晶圆的成本。如果有更好的方案来达到更佳的效果，那么就没有必要使用SOI技术。事实上，我们与IBM在半导体方面有很多合作，当然也有一定的竞争。
虽然我个人并不完全赞同作者的一些评论，但并不妨碍我对这篇文章的整体评价——这是一篇非常值得一读的介绍半导体最新工艺和技术的好文章，希望你读了之后也推荐给身边对半导体感兴趣的朋友们。
技术的研发。追溯Intel的历史，每两年一代的新技术推出从未延迟，例如2005年的65nm技术，2007年的45nm技术
年的32nm技术都为业界带来的全新的产品。“摩尔定律不会减速，但设计与制造成本的增加的确是事实，因此如何将更多的功能整，减少小批量产品将是对企业的一大挑战。”
副总裁潘建岳认为，摩尔定律的延缓从45nm开始已很明显，在之前的90nm和65nm，自技术开发成熟后，大批量产品上市ram 常需要2年的时间，但在45nm技术代，ramp up速度已明显出现了滞后。不过这对中国的半导体产业来说是件好事，因为我们追进的脚步将因此而更快。
律的引导下，更多的科学家在探索新材料与新工艺。SEMI中国区总裁陆郝安指出，为了提高半导体的性能，越来越多的元素已被于半导体工艺之中。HKMG等新材料与新工艺的应用将使半导体技术不断发展自己，并超越自己。
的超越
逐摩尔定律的同时，More Than Moore也是Intel中国研究院的重点研究课题之一。方之熙介绍，CPU与存储器的3D封装将可能发展方向之一。为解决CPU与Memory之间传送速度及管脚限制等问题，光互连传输已在Intel得到成功开发。在Intel中国研究院开幕仪式上，Intel就成功展示了第一套Light Peak高速光连线技术原型验证平台，实现在Light Peak上承载DisplayPort 协议，传达10Gbps。
术的发展也是业界关注的焦点之一。“目前的SOC技术才刚刚开始，都还只是简单的集成，”方之熙说。SOC未来在汽车电子等领域的发展空间。当然IP core的利用等问题也是需要仔细探讨的。
导体产业的机会
体是新兴产业，也是高科技的代表行业之一。每一次的危机都会给产业带来新的变化。而此次中国在危机中率先复苏，
明了中国的实力。中国半导体行业协会理事长江上舟认为，目前越来越多的IDM向Fab Lite转型，这对中国半导体制
说无疑是一个重大机遇。中国的半导体制造、设计与设备行业都应该努力迈向世界先进水平。
说，SEMI作为国际半导体行业协会，愿意搭建国际的沟通桥梁，中国业者只要坚定信心，就必定有更大的发展。
中国32nm技术脚步渐近
出自：SEMI 作者：秦文芳
32nm离我们还有多远？技术难点该如何突破？材料与设备要扮演何种角色？10月28日于北京举办的先进半导
体技术研讨会即围绕“32nm技术发展与挑战”这一主题进行了探讨。
32nm节点挑战无限
“45nm已进入量产，32nm甚至更小的22nm所面临的挑战已摆在我们面前。”中芯国际资深研发副总裁季明华博士在主题演讲时说，“总体来说，有四个方面值得我们注意。首先是CMOS逻辑器件如何与存储器件更还的集成在一起；其次是SOC技术的巨大挑战，如低功耗问题等；第三是现在比较热门的3D IC和SIP集成；最后一个是如何建立更广泛的研发平台和联合机制，创造所谓的super foundry。”32nm技术面临巨大的研发成本和制造挑战，需要结合各方资源通力合作。创造全兼容的CMOS技术平台、全兼容IP以及全球性全兼容芯片代工服务将是未来的发展趋势。
KLA-Tencor中国区技术总监任建宇博士认为，对于芯片制造来说，工艺控制至关重要。45nm节点的测量步骤已超过200步，到了32nm或更小节点，工艺精度要求将会更为苛刻，测量步骤会更加繁琐。现在能够预知的困难集中在高k金属栅部分的channel工艺控制、掩膜版缺陷的检测、硅片其它缺陷的及时识别判断等。“小节点意味着图形更加细微，新的缺陷也会层出不穷，提高检测的灵敏度和分别率必不可少。”任建宇博士坦言，“同时，制造业不同于单纯研发，对于生产效率有更高的要求，因此提高检测速度也是我们不可回避的问题。”
光刻工艺如何齐头并进？
光刻技术历来是半导体技术发展路线图中的重头戏，对于它的讨论和研究不绝于耳。ASML的中国区资深战略市场经理Curtis Liang博士就32nm节点光刻技术的进展进行了阐述。“32nm对于存储器件的制造来说是一个新的转折点，因为很多新的技术将在这里被采用。”Curtis Liang说，“在小节点引入浸入式光刻已毫无悬念，但是诸如光刻胶、浸入液等配套技术还有不小的进步空间。现在大家也都在谈论双重图形，但是从长远角度来看，它应该是浸入式光刻与EUV光刻之间的一个过渡。”
Cymer东南亚区光刻应用总监林思闽博士认为，32nm节点对于光刻工艺来说，意味着如何实现精确的栅极CD 控制，线条边缘粗糙度以及OPC等也将困难重重。光源是光刻机上最重要的组成部分之一，光源的能量、稳定性、寿命等在某种程度上影响着光刻技术的发展。特别是未来有可能会采用的EUV光刻，光源的质量更是举足轻重的。32nm节点目前来看还是以浸入式光刻配合双重图形技术为主，再往下发展，EUV的机会将会很大。
半导体材料不容忽视
当越来越多的新材料被引入半导体制造时，对于它的作用愈发引起人们的兴趣。Cabot的亚洲研发总监吴国俊博士对32nm节点的CMP材料提出了自己的看法。“CMP工艺与其它工艺有很大的不同，那就是它会更多的依赖于材料，如研磨料和研磨垫，。换句话说，材料的发展引领者CMP技术的进步。”吴国俊博士说，“我们现在常常提到的很多新结构，如高k金属栅和低k互连等都引入了很多新兴材料，CMP不仅要求迅速的实现抛光的目
的，还要保证尽可能少的残留和缺陷。目前的研发重点是对于不同材料实现良好的选择比，减少划伤等缺陷问题。安集微电子的王淑敏博士则强调了环保的重要性。CMP材料的发展过程中不仅要考虑技术和经济因素，对于材料所带来的环境问题也同样值得业界深思。
半导体全制程介绍
《晶圆处理制程介绍》 基本晶圆处理步骤通常是晶圆先经过适当的清洗（Cleaning）之后，送到热炉管 （Furnace）内，在含氧的环境中，以加热氧化（Oxidation）的方式在晶圆的表面 形成一层厚约数百个的二氧化硅层，紧接着厚约1000到2000的氮化硅层 将以化学气相沈积Chemical Vapor Deposition；CVP）的方式沈积（Deposition）在刚刚长成的二氧化硅上，然后整个晶圆将进行微影（Lithography）的制程，先在 晶圆上上一层光阻（Photoresist），再将光罩上的图案移转到光阻上面。接着利用蚀刻（Etching）技术，将部份未被光阻保护的氮化硅层加以除去，留下的就是所需要的线路图部份。接着以磷为离子源（Ion Source），对整片晶圆进行磷原子的植入（Ion Implantation），然后再把光阻剂去除（Photoresist Scrip）。制程进行至此，我们已将构成集成电路所需的晶体管及部份的字符线（Word Lines），依光罩所提供的设计图案，依次的在晶圆上建立完成，接着进行金属化制程（Metallization），制作金属导线，以便将各个晶体管与组件加以连接，而在每一道步骤加工完后都必须进行一些电性、或是物理特性量测，以检验加工结果是否在规格内（Inspection and Measurement）；如此重复步骤制作第一层、第二层．．．的电路部份，以在硅晶圆上制造晶体管等其它电子组件；最后所加工完成的产品会被送到电性测试区作电性量测。 根据上述制程之需要，FAB厂内通常可分为四大区： 1）黄光本区的作用在于利用照相显微缩小的技术，定义出每一层次所需要的电路图，因为采用感光剂易曝光，得在黄色灯光照明区域内工作，所以叫做「黄光区」。 2）蚀刻经过黄光定义出我们所需要的电路图，把不要的部份去除掉，此去除的步骤就> 称之为蚀刻，因为它好像雕刻，一刀一刀的削去不必要不必要的木屑，完成作品，期间又利用酸液来腐蚀的，所 以叫做「蚀刻区」。 3）扩散本区的制造过程都在高温中进行，又称为「高温区」，利用高温给予物质能量而产生运动，因为本区的机台大都为一根根的炉管，所以也有人称为「炉管区」，每一根炉管都有不同的作用。 4）真空
半导体封装制程简介
（Die Saw） 晶片切割之目的乃是要將前製程加工完成的晶圓上一顆顆之芯片（Die）切割分離。首先要在晶圓背面貼上蓝膜（blue tape）並置於鋼 製的圆环上，此一動作叫晶圓粘片（wafer mount），如圖一，而後再 送至晶片切割機上進行切割。切割完後，一顆顆之芯片井然有序的排 列在膠帶上，如圖二、三，同時由於框架之支撐可避免蓝膜皺摺而使 芯片互相碰撞，而圆环撐住膠帶以便於搬運。 圖一 圖二
（Die Bond） 粘晶（装片）的目的乃是將一顆顆分離的芯片放置在导线框架（lead frame）上並用銀浆（epoxy ）粘着固定。引线框架是提供芯片一個粘着的位置+ （芯片座die pad），並預設有可延伸ＩＣ芯片電路的延伸腳（分為內 引腳及外引腳inner lead/outer lead）一個引线框架上依不同的設計可以有 數個芯片座，這數個芯片座通常排成一列，亦有成矩陣式的多列排法 。引线框架經傳輸至定位後，首先要在芯片座預定粘着芯片的位置上点
上銀浆（此一動作稱為点浆），然後移至下一位置將芯片置放其上。 而經過切割的晶圓上的芯片則由焊臂一顆一顆地置放在已点浆的晶 粒座上。装片完後的引线框架再由传输设备送至料盒（magazine） 。装片后的成品如圖所示。 引线框架装片成品 胶的烧结 烧结的目的是让芯片与引线框晶粒座很好的结合固定，胶可分为银浆（导电胶）和绝缘胶两种，根据不同芯片的性能要求使用不同的胶，通常导电胶在200度烤箱烘烤两小时；绝缘胶在150度烤箱烘烤两个半小时。 （Wire Bond） 焊线的目的是將芯片上的焊点以极细的金或铜线（18~50um）連接到引线框架上的內引腳，藉而將ＩＣ芯片的電路訊號傳輸到外界。當
晶圆(Wafer) 制程工艺学习
晶圆（Wafer）制程工藝學習 晶圆（Wafer）的生产由砂即（二氧化硅）开始，经由电弧炉的提炼还原成冶炼级的硅，再经由盐酸氯化，产生三氯化硅，经蒸馏纯化后，透过慢速分解过程，制成棒状或粒状的「多晶硅」。一般晶圆制造厂，将多晶硅融解后，再利用硅晶种慢慢拉出单晶硅晶棒。一支85公分长，重76.6公斤的8吋硅晶棒，约需2天半时间长成。经研磨、拋光、切片后，即成半导体之原料晶圆片。光学显影 光学显影是在光阻上经过曝光和显影的程序，把光罩上的图形转换到光阻下面的薄膜层或硅晶上。光学显影主要包含了光阻涂布、烘烤、光罩对准、曝光和显影等程序。小尺寸之显像分辨率，更在 IC 制程的进步上，扮演着最关键的角色。由于光学上的需要，此段制程之照明采用偏黄色的可见光。因此俗称此区为黄光区。 干式蚀刻技术 在半导体的制程中，蚀刻被用来将某种材质自晶圆表面上移除。干式蚀刻（又称为电浆蚀刻）是目前最常用的蚀刻方式，其以气体作为主要的蚀刻媒介，并藉由电浆能量来驱动反应。 电浆对蚀刻制程有物理性与化学性两方面的影响。首先，电浆会将蚀刻气体分子分解，产生能够快速蚀去材料的高活性分子。此外，电浆也会把这些化学成份离子化，使其带有电荷。 晶圆系置于带负电的阴极之上，因此当带正电荷的离子被阴极吸引并加速向阴极方向前进时，会以垂直角度撞击到晶圆表面。芯片制造商即是运用此特性来获得绝佳的垂直蚀刻，而后者也是干式蚀刻的重要角色。 基本上，随着所欲去除的材质与所使用的蚀刻化学物质之不同，蚀刻由下列两种模式单独或混会进行： 1. 电浆内部所产生的活性反应离子与自由基在撞击晶圆表面后，将与某特定成份之表面材质起化学反应而使之气化。如此即可将表面材质移出晶圆表面，并透过抽气动作将其排出。 2. 电浆离子可因加速而具有足够的动能来扯断薄膜的化学键，进而将晶圆表面材质分子一个个的打击或溅击（sputtering）出来。 化学气相沉积技术 化学气相沉积是制造微电子组件时，被用来沉积出某种薄膜(film)的技术，所沉积出的薄膜可能是介电材料(绝缘体)(dielectrics)、导体、或半导体。在进行化学气相沉积制程时，包含有被沉积材料之原子的气体，会被导入受到严密控制的制程反应室内。当这些原子在受热的昌圆表面上起化学反应时，会在晶圆表面产生一层固态薄膜。而此一化学反应通常必须使用单一或多种能量源(例如热能或无线电频率功率)。
半导体清洗设备制程技术及设备市场分析
半导体清洗设备制程技术与设备市场分析 （台湾）自?動?化?產?業?技?術?與?市?場?資?訊?專?輯 关键词 ?多槽全自动清洗设备Wet station ?单槽清洗设备Single bath ?单晶圆清洗设备Single wafer ?微粒particle 目前在半导体湿式清洗制程中，主要应用项目包含晶圆清洗与湿式蚀刻两项，晶圆(湿式) 清洗制程主要是希望藉由化学药品与清洗设备，清除来自周遭环境所附着在晶圆表面的脏污，以达到半导体组件电气特性的要求与可靠度。至于脏污的来源，不外乎设备本身材料产生、现场作业员或制程工程师人体自身与动作的影响、化学材料或制程药剂残留或不纯度的发生，以及制程反应产生物的结果，尤其是制程反应产生物一项，更成为制程污染主要来源，因此如何改善制程中所产生污染，便成为清洗制程中研究主要的课题。 过去RCA 多槽湿式清洗一直是晶圆清洗的主要技术，不过随着近年来制程与清洗设备的演进，不但在清洗制程中不断产生新的技术，也随着半导体后段封装技术的演进，清洗设备也逐渐进入封装厂的生产线中。以下本文即针对清洗设备与技术作一深入介绍，并分析清洗设备发展的关键机会及未来的发展趋势。 晶圆表面所残留脏污的种类非常多，约略可分成微粒、金属离子、有机物与自然氧化物。而这些污染物中，以金属离子对半导体组件的
电气特性有相当的影响力，其中尤其是重金属离子所引发的不纯度，将严重影响闸氧化层的临界崩溃电压、起始电压漂移与P-N 接合电压，进而造成制程良率的降低。所以，针对制程所使用的化学品与纯水，必须进行严格的纯度控制以有效降低生产过程所产生的污染源。由于集成电路随着制作集积度更高的电路，其化学品、气体与纯水所需的纯度也将越高，为提升化学品的纯度与操作良率，各家厂商无不积极改善循环过滤与回收系统，如FSI 公司提出point-of-generation （点产生）与point-of-use （点使用）相结合，比起传统化学瓶的供应方式，有着更佳的纯度。（注：POUCG点再生） 在半导体制程中，无论是在去光阻、化学气相沈淀、氧化扩散、晶圆研磨以后等各阶段制程都需反复清洗步骤，而在晶圆清洗部分也概略分为前后段清洗两部分(在晶圆生产处理过程中大致可区分为 前段与后段制程，前后段以金属制作蒸镀、溅镀为分界)，在前段制程清洗方面，如Preclean、扩散、氧化层与氮化层的去除、复晶硅蚀刻与去除。后制程段清洗方面，包含金属间介电层与金属蚀刻后之清洗、光阻去除前后的清洗、CMP 制程后之清洗等。 由于晶圆污染来源除一般微粒(particle) 附着于晶圆表面上，并可能是污染物与晶圆表面之间产生连接，包含如多种化学键结，甚至于脏污被氧化层或有机物薄膜所深埋，即使经过多次的物理力洗濯或冲刷，均无法彻底去除此脏污，并有可能产生回污或交互污染。因此，清洗的方法除了物理力或溶解的洗净外，对于晶圆表面施予微量蚀刻(Micro-etching) 的化学清洗方式(如下表一)，便成了不可或缺的关键
半导体制程及摩尔定律
神秘的处理器制程工艺 摩尔定律指导集成电路(IC，Integrated Circuit)工业飞速发展到今天已经40多年了。在进入21世纪的第8个年头，各类45nm芯片开始批量问世，标志着集成电路工业终于迈入了低于50nm的纳米级阶段。而为了使45nm工艺按时“顺产”，保证摩尔定律继续发挥作用，半导体工程师们做了无数艰辛的研究和改进—这也催生了很多全新的工艺特点，像大家耳熟能详的High-K、沉浸式光刻等等。按照业界的看法，45nm工艺的特点及其工艺完全不同于以往的90nm、65nm，反而很多应用在45nm制程工艺上的新技术，在今后可能贯穿到32nm甚至22nm阶段。今天就让我们通过一个个案例，来探索一下将伴随我们未来5年的技术吧。 你能准确说出45nm是什么宽度吗？ 得益于厂商与媒体的积极宣传，就算非科班出身，不是电脑爱好者的大叔们也能知道45nm比65nm更加先进。但如果要细问45nm是什么的长度，估计很多人都难以给出一个准确的答案。而要理解这个问题，就要从超大规模集成电路中最基本的单元 —MOS(Metal Oxide Semiconductor金属氧化物半导体)晶体管说起。 我们用半导体制作MOS管就是利用其特殊的导电能力来传递0或者1的数字信号。在栅极不通电的情况下，源区的信号很难穿过不导电的衬底到达漏区，即表示电路关闭(数字信号0)；如果在栅极和衬底间加上电压，那么衬底中的电荷就会在异性相吸的作用下在绝缘氧化层下大量聚集，形成一条细窄的导电区，使得源区和漏区导通，那么电流就可以顺利从源区传递到漏区了(信号1)。这便是MOS最基本的工作原理。
在一块高纯硅晶圆上(在工艺中称为“P型半导体衬底”)通过离子扩散的方法制作出两个N型半导体的阱——通俗地讲P型是指带正电的粒子较多，N型则是带负电的粒子比较多。再通过沉积、光刻、氧化、抛光等工艺制造成如图中所示的MOS管，两个阱的上方分别对应源区(source)和漏区(drain)，中间的栅区(gate)和下方的衬底中间用一层氧化绝缘层隔开。我们通常说的90nm或者45nm工艺，就是指的栅极下方两个阱之间的长度，称之为导电沟道长度。 上图中给我们勾勒出来的是一个NMOS，当栅极接正向电压时，NMOS会导通。事实上还存在另外一种PMOS，其性质完全相反，当栅极接负电时，通过在绝缘区下方聚集正电荷来导通。 在实践中，工程人员很快就发现了单个MOS管在作为逻辑电路导通时，会有源源不断的电流通过，这使得MOS管功率居高不下。而事实上我们只需要传递信号就行了，无论是用电流，又或者是用电压方式，而不需要MOS管有较高的功耗。为了降低MOS管的工作功耗，可科学家们又开发了CMOS (Complementary Metal-Oxide Semiconductor 互补金属氧化物半导)电路。 CMOS的电路结构
半导体制程安全
半導體製程安全期末考試題 選擇題（答案可選0） 1. 半導體安全衛生環保應注意 預防危害因子暴露 加強化學性生命週期 管理 了解製程排氣特性 降低能源的使用 以上皆是 2. 下列何者不是世界半導體產業協會在安全衛生環保上未來幾年內的主要 重點？ 全氟化物排放減量 8吋晶圓製程危害 節水 節能 化學品安全管理 3. 新竹科學園區積體電路製造業職業千人率（不含交通事故）近4年來約為 全國製造業的 1倍 4/5倍 3/5倍 1/3倍 1/6倍 4. 有關半導體元件封裝製程下列何者為非？ Kr-85常用為封裝測漏之放射 源 Kr-85可放出 射線屬游離輻射 測試室內需保存正壓 Kr-85之填充之人員須著鉛衣 Kr-85操作室之排風管口高度應儘可能高於鄰近之建物 5. 當何種器官或系統受到傷害時，丙酮脢就被會釋放到血液中？ 腎 肝 造血系統 內分泌系統 消化系統 6. 有關無塵室工作人員移動對工作檯附近污染源流場之影響，下列何者為 非？ 人員為無塵室動態污染源之一 通常描述流體運動有Lagrangian 和Eulerian兩種參考座標系統 人員可為動態污染源之一 人員接近工作平台，停止移動一段時間後會造成污染物擴散至工作平台 描述流體的雷諾數其值愈高，流體愈接近層流狀態 7. 毒性氣體HCl的PEL是5 ppm，一般用來測試其30秒感應時間之測試濃 度為 3 ppm 5 ppm 8 ppm 10 ppm 15 ppm 8. 下列何種類型的監測器，可測定的濃度最高？ 光學色帶式 觸媒燃燒 式 質譜式 半導體反應式 電極式 9. 下列元素或其它化合物何者不是半導体離子植入製程常用原物料？ 砷 磷 矽 硫 硼 10. 下列何者為非？ FM指Factory Mutual SEMI指Semiconductor Equipment Manufacture International NFPA指National Fire Protection Association UBC指Uniform Building Code SIA指Semiconductor Industry Association 11. 下列何者不是無塵室的工作環境安全範圍？ 緊急疏散 停電因應 與 有害物接觸 異味 密閉空間缺氧 12. 矽甲烷的特性下列何者為非？ 空氣中燃燒範圍1.37﹪-96﹪ 和空氣接觸 燃燒最終產生SiO2和H2 FMRC建議鋼瓶櫃內最大平均矽甲烷濃度應限制在0.2﹪避免在釋放初期壓力上快速 SEMI F5為有關規排氣之安全
半导体制造基本概念
半导体制造基本概念 晶圆（Wafer） 晶圆（Wafer）的生产由砂即（二氧化硅）开始，经由电弧炉的提炼还原成冶炼级的硅，再经由盐酸氯化，产生三氯化硅，经蒸馏纯化后，透过慢速分解过程，制成棒状或粒状的「多晶硅」。一般晶圆制造厂，将多晶硅融解后，再利用硅晶种慢慢拉出单晶硅晶棒。一支85公分长，重76.6公斤的8?? 硅晶棒，约需2天半时间长成。经研磨、??光、切片后，即成半导体之原料晶圆片。 光学显影 光学显影是在光阻上经过曝光和显影的程序，把光罩上的图形转换到光阻 下面的薄膜层或硅晶上。光学显影主要包含了光阻涂布、烘烤、光罩对准、曝光和显影等程序。小尺寸之显像分辨率，更在IC 制程的进步上，扮演着最关键的角色。由于光学上的需要，此段制程之照明采用偏黄色的可见光。因此俗称此区为黄光区。 干式蚀刻技术 在半导体的制程中，蚀刻被用来将某种材质自晶圆表面上移除。干式蚀刻（又称为电浆蚀刻）是目前最常用的蚀刻方式，其以气体作为主要的蚀刻媒介，并藉由电浆能量来驱动反应。 电浆对蚀刻制程有物理性与化学性两方面的影响。首先，电浆会将蚀刻气体分子分解，产生能够快速蚀去材料的高活性分子。此外，电浆也会把这些化学成份离子化，使其带有电荷。 晶圆系置于带负电的阴极之上，因此当带正电荷的离子被阴极吸引并加速向阴极方向前进时，会以垂直角度撞击到晶圆表面。芯片制造商即是运用此特性来获得绝佳的垂直蚀刻，而后者也是干式蚀刻的重要角色。 基本上，随着所欲去除的材质与所使用的蚀刻化学物质之不同，蚀刻由下列两种模式单独或混会进行：
1. 电浆内部所产生的活性反应离子与自由基在撞击晶圆表面后，将与某特定成份之表面材质起化学反应而使之气化。如此即可将表面材质移出晶圆表面，并透过抽气动作将其排出。 2. 电浆离子可因加速而具有足够的动能来扯断薄膜的化学键，进而将晶圆表面材质分子一个个的打击或溅击（sputtering）出来。 化学气相沉积技术 化学气相沉积是制造微电子组件时，被用来沉积出某种薄膜(film)的技术，所沉积出的薄膜可能是介电材料(绝缘体)(dielectrics)、导体、或半导体。在进行化学气相沉积制程时，包含有被沉积材料之原子的气体，会被导入受到严密控制的制程反应室内。当这些原子在受热的昌圆表面上起化学反应时，会在晶圆表面产生一层固态薄膜。而此一化学反应通常必须使用单一或多种能量源(例如热能或无线电频率功率)。 CVD制程产生的薄膜厚度从低于0.5微米到数微米都有，不过最重要的是其厚度都必须足够均匀。较为常见的CVD薄膜包括有： ■二气化硅（通常直接称为氧化层） ■氮化硅 ■多晶硅 ■耐火金属与这类金属之其硅化物 可作为半导体组件绝缘体的二氧化硅薄膜与电浆氮化物介电层（plasmas nitride dielectrics）是目前CVD技术最广泛的应用。这类薄膜材料可以在芯片内部构成三种主要的介质薄膜：内层介电层（ILD）、内金属介电层（IMD）、以及保护层。此外、金层化学气相沉积（包括钨、铝、氮化钛、以及其它金属等）也是一种热门的CVD应用。 物理气相沉积技术 如其名称所示，物理气相沉积（Physical Vapor Deposition）主要是一种物理制程而非化学制程。此技术一般使用氩等钝气，藉由在高真空中将氩离子加速以撞击溅镀靶材后，可将靶材原子一个个溅击出来，并使被溅击出来的材质（通常为铝、钛或其合金）如雪片般沉积在晶圆表面。制程反应室内部的高温与高真空环境，可使这些金属原子结成晶粒，再透过微影图案化（patterned）与蚀刻，来得到半导体组件所要的导电电路。 解离金属电浆（IMP）物理气相沉积技术
半导体工艺要点(精)
半导体工艺要点 1、什么是集成电路 通过一系列特定的加工工艺，将晶体管、二极管等有源器件和电阻、电容等无源器件，按照一定的电路互连，“集成”在一块半导体单晶片（如硅或砷化镓）上，封装在一个外壳内，执行特定电路或系统功能 2、集成电路设计与制造的主要流程框架 设计-掩模板-芯片制造-芯片功能检测-封装-测试 3、集成电路发展的特点 特征尺寸越来越小 硅圆片尺寸越来越大 芯片集成度越来越大 时钟速度越来越高 电源电压/单位功耗越来越低 布线层数/I/0引脚越来越多 4、摩尔定律 集成电路芯片的集成度每三年提高4倍，而加工特征尺寸(多晶硅栅长)倍，这就是 摩尔定 5、集成电路分类 6、半导体公司 中芯国际集成电路制造有限公司（SMIC） 上海华虹(集团)有限公司 上海先进半导体制造有限公司 台积电(上海)有限公司 上海宏力半导体制造有限公司TI 美国德州仪器 7、直拉法生长单晶硅 直拉法法是在盛有熔硅或锗的坩埚内，引入籽晶作为非均匀晶核，然后控制温度场，将籽晶旋转并缓慢向上提拉，晶体便在籽晶下按籽晶的方向长大。
1.籽晶熔接: 加大加热功率，使多晶硅完全熔化，并挥发一定时间后，将籽晶下降与液面接近，使籽晶预热几分钟，俗称“烤晶”，以除去表面挥发性杂质同时可减少热冲击 2.引晶和缩颈：当温度稳定时，可将籽晶与熔体接触。此时要控制好温度，当籽晶与熔体液面接触，浸润良好时，可开始缓慢提拉，随着籽晶上升硅在籽晶头部结晶，这一步骤叫“引晶”，又称“下种”。“缩颈”是指在引晶后略为降低温度，提高拉速，拉一段直径比籽晶细的部分。其目的是排除接触不良引起的多晶和尽量消除籽晶内原有位错的延伸。颈一般要长于20mm 3.放肩：缩颈工艺完成后，略降低温度，让晶体逐渐长大到所需的直径为止。这称为“放肩”。在放肩时可判别晶体是否是单晶，否则要将其熔掉重新引晶。单晶体外形上的特征—棱的出现可帮助我们判别，<111>方向应有对称三条棱，<100>方向有对称的四条棱。 4.等径生长：当晶体直径到达所需尺寸后，提高拉速，使晶体直径不再增大，称为收肩。收肩后保持晶体直径不变，就是等径生长。此时要严格控制温度和拉速不变。 5.收晶：晶体生长所需长度后，拉速不变，升高熔体温度或熔体温度不变，加快拉速，使晶体脱离熔体液面。 8、直拉法的两个主要参数：拉伸速率，晶体旋转速率悬浮区熔法 倒角是使晶圆边缘圆滑的机械工艺 9、外延层的作用 EpitaxyPurpose 1、Barrier layer for bipolar transistor 2、Reduce collector resistance while keep high breakdown voltage. 3、Improve device performance for CMOS and DRAM because much lower oxygen, 4、carbon concentration than the wafer crystal Epitaxy application,bipolar transistor Epitaxy application, CMOS
半导体各工艺简介5
Bubbler Wet Thermal Oxidation Techniques
Film Deposition Deposition is the process of depositing films onto a substrate. There are three categories of these films: * POLY * CONDUCTORS * INSULATORS (DIELECTRICS) Poly refers to polycrystalline silicon which is used as a gate material, resistor material, and for capacitor plates. Conductors are usually made of Aluminum although sometimes other metals such as gold are used. Silicides also fall under this category. Insulators refers to materials such as silicon dioxide, silicon nitride, and P-glass (Phosphorous-doped silicon dioxide) which serve as insulation between conducting layers, for diffusion and implantation masks,and for passivation to protect devices from the environment.
半导体工艺原理 思 考 题
第一章思考题 1、晶格、晶胞、原胞、单晶体、多晶体、晶向、晶面（表示方法）。 2、已知硅晶体晶格常数为a，根据硅晶体结构的特点，求硅晶体中原子密度、最小原子间距、空间利用率、<100><110><111>晶向原子线密度、(100)(110)(111)晶面原子面密度。 3、为什么硅晶体中的晶格为复式晶格？ 4、为什么硅单晶在生长、化学腐蚀、解理、扩散速度等方面具有各向异性的特点? 5、晶体中缺陷的种类？ 6、半导体材料中的杂质类型？ 7、固溶体？固溶体主要可分为哪两类，各自特点？固溶度（最大溶解度）？ 1.IC的性能及制造IC对半导体硅材料的要求有哪些？ 2.高纯硅制备过程？ 3.直拉法单晶生长过程（每步工艺）？ 4.硅片加工过程？ 第二章思考题 ?IC中SiO2的作用有哪些？ ?SiO2结构，桥键氧，非桥键氧，为什么无定形SiO2无固定熔点。 ?为什么热氧化过程中是氧等氧化剂穿过SiO2而不是Si穿过SiO2发生氧化反应？ ?了解SiO2的主要性质（密度、折射率、电阻率、介电常数、腐蚀）？ ?杂质在SiO2中的存在形式及其对SiO2性质的影响。 ?SiO2为什么可作为扩散掩蔽膜？IC工艺中为何要尽量避免Na污染？?SiO2扩散掩蔽层厚度的确定？计算题 制备SiO2的方法，其中热氧化可分为几种，说明各自的特点 ?热氧化经历的几个步骤。 ?氧化层厚度与时间关系。计算题 影响氧化速率的各种因素。何谓位阻现象？氧化过程中水汽的来源？氧化过程中加入氯可使二氧化硅性质得到哪些改善？ 热氧化过程中决定杂质再分布的因素有哪几方面？何为分凝现象、系数。热氧化过程中的杂质再分布的几种可能情况？再分布后硅表面杂质浓度与哪些因素有关？ ?在ULSI中，薄栅氧化层（<10nm）应满足哪些要求？如何制备高质量的薄栅氧化层 在SiO2内和Si- SiO2界面有哪些电荷，对器件的性能有何影响？改进方法。 ?氧化膜厚度的检测方法？ 第三章思考题 扩散工艺，扩散在集成电路制造中的应用 杂质在硅中的两种扩散机构，间隙式杂质，间隙式扩散、替位杂质，替位式扩散、为什么替位杂质比间隙杂质运动困难。菲克第一定律、表达式，决定扩散系数的基本量。扩散方程（菲克第二定律）表达式。
半导体制程气体介绍
一、半導體製程氣體介紹: A.Bulk gas: ---GN2 General Nitrogen : 只經過Filter -80℃ ---PN2 Purifier Nitrogen ---PH2 Purifier Hydrgen (以紅色標示) ---PO2 Purifier Oxygen ---He Helium ---Ar Argon ※“P”表示與製程有關 ※台灣三大氣體供應商: 三福化工(與美國Air Products) 亞東氣體(與法國Liquid合作) 聯華氣體(BOC) 中普Praxair B.Process gas : Corrosive gas (腐蝕性氣體) Inert gas (鈍化性氣體) Flammable gas (燃燒性氣體) Toxic gas (毒性氣體) C.General gas : CDA : Compressor DryAir (與製程無關，只有Partical問題)。 ICA : Instrument Compressor Air (儀表用壓縮空氣)。 BCA: Breathinc Compressor Air (呼吸系統用壓縮空氣)。 二、氣體之物理特性: A.氣體分類: 1.不活性氣體: N2、Ar、He、SF6、CO2、CF4 , ….. (惰性氣體) 2.助燃性氣體: O2、Cl2、NF3、N2O ,….. 3.可燃性氣體: H2、PH3、B2H6、SiH2Cl2、NH3、CH4 ,….. 4.自燃性氣體: SiH4、SC2H6 ,….. 5.毒性氣體: PH3、Cl2、AsH3、B2H6、HCl、SiH4、Si2H6、NH3 ,…..
半导体技术-半导体制程
半导体制程 一、洁净室 一般的机械加工是不需要洁净室(clean room)的，因为加工分辨率在数十微米以上，远比日常环境的微尘颗粒为大。但进入半导体组件或微细加工的世界，空间单位都是以微米计算，因此微尘颗粒沾附在制作半导体组件的晶圆上，便有可能影响到其上精密导线布局的样式，造成电性短路或断路的严重后果。 为此，所有半导体制程设备，都必须安置在隔绝粉尘进入的密闭空间中，这就是洁净室的来由。洁净室的洁净等级，有一公认的标准，以class 10为例，意谓在单位立方英呎的洁净室空间内，平均只有粒径0.5微米以上的粉尘10粒。所以class后头数字越小，洁净度越佳，当然其造价也越昂贵。 为营造洁净室的环境，有专业的建造厂家，及其相关的技术与使用管理办法如下： 1．内部要保持大于一大气压的环境，以确保粉尘只出不进。所以需要大型鼓风机，将经滤网的空气源源不绝地打入洁净室中。 2．为保持温度与湿度的恒定，大型空调设备须搭配于前述之鼓风加压系统中。换言之，鼓风机加压多久，冷气空调也开多久。 3．所有气流方向均由上往下为主，尽量减少突兀之室内空间设计或机台摆放调配，使粉尘在洁净室内回旋停滞的机会与时间减至最低程度。 4．所有建材均以不易产生静电吸附的材质为主。 5．所有人事物进出，都必须经过空气吹浴 (air shower) 的程序，将表面粉尘先行去除。 6．人体及衣物的毛屑是一项主要粉尘来源，为此务必严格要求进出使用人员穿戴无尘衣，除了眼睛部位外，均需与外界隔绝接触(在次微米制程技术的工厂内，工作人员几乎穿戴得像航天员一样。) 当然，化妆是在禁绝之内，铅笔等也禁止使用。 7．除了空气外，水的使用也只能限用去离子水 (DI water, de-ionized water)。一则防止水中粉粒污染晶圆，二则防止水中重金属离子，如钾、钠离子污染MOS晶体管的载子信道（channel），影响半导体组件的工作特性。去离子水以电阻率 (resistivity) 来定义好坏，一般要求至17.5M?-cm以上才算合格；为此需动用多重离子交换树脂、RO逆渗透、与UV紫外线杀菌等重重关卡，才能放行使用。由于去离子水是最佳的溶剂与清洁剂，其在半导体工业之使用量极为惊人！ 8．洁净室所有用得到的气源，包括吹干晶圆及机台空压所需要的，都得使用氮气 (98%)，吹干晶圆的氮气甚至要求99.8%以上的高纯氮！以上八点说明是最基本的要求，另还有污水处理、废气排放的环保问题，再再需要大笔大笔的建造与维护费用! 二、晶圆制作 硅晶圆 (silicon wafer) 是一切集成电路芯片的制作母材。既然说到晶体，显然是经过纯炼与结晶的程序。目前晶体化的制程，大多是采用「柴可拉斯基」(Czycrasky) 拉晶法 (CZ法)。拉晶时，将特定晶向 (orientation) 的晶种 (seed)，浸入过饱和的纯硅熔汤 (Melt) 中，并同时旋转拉出，硅原子便依照晶种晶向，乖乖地一层层成长上去，而得出所谓的晶棒 (ingot)。晶棒的阻值如果太低，代表其中导电杂质 (impurity dopant) 太多，还需经过FZ法 (floating-zone) 的再结晶 (re-crystallization)，将杂质逐出，提高纯度与阻值。辅拉出的晶棒，外缘像椰子树干般，外径不甚一致，需予以机械加工修边，然后以X光绕射法，定出主切面 (primary flat) 的所在，磨出该平面；再以内刃环锯，削下一片片的硅晶圆。最后经过粗磨 (lapping)、化学蚀平 (chemical etching) 与拋光 (polishing) 等程序，得出表面粗糙度在0.3微米以下拋光面之晶圆。(至于晶圆厚度，与其外径有关) 三、半导体制程设备 半导体制程概分为三类：(1)薄膜成长 (2)微影罩幕 (3)蚀刻成型。设备也跟着分为四类：(a)高温炉管 (b)微影机台 (c)化学清洗蚀刻台 (d)电浆真空腔室。其中(a)~(c)机台依序对应(1)~(3)制程，而新近发展的第(d)项机台，则分别应用于制程(1)与(3)。
半导体全制程介绍
半导体全制程介绍 《晶圆处理制程介绍》 基本晶圆处理步骤通常是晶圆先经过适当的清洗 （Cleaning）之后，送到热炉管（Furnace）内，在含氧的 环境中，以加热氧化（Oxidation）的方式在晶圆的表面形 成一层厚约数百个的二氧化硅层，紧接着厚约1000到 2000的氮化硅层将以化学气相沈积Chemical Vapor Deposition；CVP）的方式沈积（Deposition）在刚刚长成的二氧化硅上，然后整个晶圆将进行微影（Lithography）的制程，先在晶圆上上一层光阻（Photoresist），再将光罩上的图案移转到光阻上面。接着利用蚀刻（Etching）技术，将部份未被光阻保护的氮化硅层加以除去，留下的就是所需要的线路图部份。接着以磷为离子源（Ion Source），对整片晶圆进行磷原子的植入（Ion Implantation），然后再把光阻剂去除（Photoresist Scrip）。制程进行至此，我们已将构成集成电路所需的晶体管及部份的字符线（Word Lines），依光罩所提供的设计图案，依次的在晶圆上建立完成，接着进行金属化制程（Metallization），制作金属导线，以便将各个晶体管与组件加以连接，而在每一道步骤加工完后都必须进行一些电性、或是物理特性量测，以检验加工结果是否在规格内（Inspection and Measurement）；如此重复步骤制作第一层、第二层的电路部份，以在硅晶圆上制造晶体管等其它电子组件；最后所加工完成的产品会被送到电性测试区作电性量测。 根据上述制程之需要，FAB厂内通常可分为四大区： 1）黄光本区的作用在于利用照相显微缩小的技术，定义出每一层次所需要的电路图，因为采用感光剂易曝光，得在黄色灯光照明区域内工作，所以叫做「黄光区」。
半导体简介
《晶柱成长制程》 硅晶柱的长成，首先需要将纯度相当高的硅矿放入熔炉中，并加入预先设定好的金属物质，使产生出来的硅晶柱拥有要求的电性特质，接着需要将所有物质融化后再长成单晶的硅晶柱，以下将对所有晶柱长成制程做介绍。 长晶主要程序︰ 融化（MeltDown） 此过程是将置放于石英坩锅内的块状复晶硅加热制高于摄氏1420度的融化温度之上，此阶段中最重要的参数为坩锅的位置与热量的供应，若使用较大的功率来融化复晶硅，石英坩锅的寿命会降低，反之功率太低则融化的过程费时太久，影响整体的产能。 颈部成长（Neck Growth） 当硅融浆的温度稳定之后，将<1.0.0>方向的晶种渐渐注入液中，接着将晶种往上拉升，并使直径缩小到一定（约6mm），维持此直径并拉长10-20cm，以消除晶种内的排差（dislocation），此种零排差（dislocation-free）的控制主要为将排差局限在颈部的成长。 晶冠成长（Crown Growth） 长完颈部后，慢慢地降低拉速与温度，使颈部的直径逐渐增加到所需的大小。 晶体成长（Body Growth） 利用拉速与温度变化的调整来迟维持固定的晶棒直径，所以坩锅必须不断的上升来维持固定的液面高度，于是由坩锅传到晶棒及液面的辐射热会逐渐增加，此辐射热源将致使固业界面的温度梯度逐渐变小，所以在晶棒成长阶段的拉速必须逐渐地降低，以避免晶棒扭曲的现象产生。 尾部成长（Tail Growth） 当晶体成长到固定（需要）的长度后，晶棒的直径必须逐渐地缩小，直到与液面分开，此乃避免因热应力造成排差与滑移面现象。
《晶柱切片后处理》 硅晶柱长成后，整个晶圆的制作才到了一半，接下必须将晶柱做裁切与检测，裁切掉头尾的晶棒将会进行外径研磨、切片等一连串的处理，最后才能成为一片片价值非凡的晶圆，以下将对晶柱的后处理制程做介绍。 切片（Slicing） 长久以来经援切片都是采用内径锯，其锯片是一环状薄叶片，内径边缘镶有钻石颗粒，晶棒在切片前预先黏贴一石墨板，不仅有利于切片的夹持，更可以避免在最后切断阶段时锯片离开晶棒所造的破裂。切片晶圆的厚度、弓形度（bow）及挠屈度（warp）等特性为制程管制要点。影响晶圆质量的因素除了切割机台本身的稳定度与设计外，锯片的张力状况及钻石锐利度的保持都有很大的影响。 圆边（Edge Polishing） 刚切好的晶圆，其边缘垂直于切割平面为锐利的直角，由于硅单晶硬脆的材料特性，此角极易崩裂，不但影响晶圆强度，更为制程中污染微粒的来源，且在后续的半导体制成中，未经处理的晶圆边缘也为影响光组与磊晶层之厚度，固须以计算机数值化机台自动修整切片晶圆的边缘形状与外径尺寸。 研磨（Lapping） 研磨的目的在于除去切割或轮磨所造成的锯痕或表面破坏层，同时使晶圆表面达到可进行抛光处理的平坦度。 蚀刻（Etching） 晶圆经前述加工制程后，表面因加工应力而形成一层损伤层（damaged layer），在抛光之前必须以化学蚀刻的方式予以去除，蚀刻液可分为酸性与碱性两种。 去疵（Gettering） 利用喷砂法将晶圆上的瑕疵与缺陷感到下半层，以利往后的.. IC制程。 抛光（Polishing） 晶圆的抛光，依制程可区分为边缘抛光与表面抛光两种
半导体制程简史
半导体制程简史 当线宽远高于10 微米时，纯净度还不像今天的器件生产中那样至关 紧要。旦随着器件变得越来越集成，超净间也变得越来越干净。今天，工厂 内是加压过滤空气，来去除哪怕那些可能留在芯片上并形成缺陷的最小的粒子。 半导体制造车间里的工人被要求着超净服来保护器件不被人类污染。 在利润增长的推动下，在1960 年代半导体器件生产遍及得克萨斯州和 加州乃至全世界，比如爱尔兰、以色列、日本、台湾、韩国、新加坡和中国， 且在今天已是一个全球商业。 半导体生产商的领袖大都在全世界拥有生产车间。英特尔，世界最大的 生产商，以及在美其他顶级生产商包括三星(韩国)、德州仪器(美国)、AMD(超 微半导体)(美国)、东芝(日本)、NEC 电子(日本)、意法半导体(欧洲)、英飞凌 (欧洲)、瑞萨(日本)、台积电(台湾，参见TSMC 网站)、索尼(日本)，以及恩智 浦半导体(欧洲)在欧洲和亚洲都有自己的设备。 在2006 年，在美国有大约5000 家半导体和电子零件生产商，营业额达1650 亿美元(摘自Barnes 报告《2006 美国工业和市场展望》)。 以下为各半导体工艺节点出现时间和主要代表产品 ITRS : International Technology Roadmap for Semiconductors(国际半导体技术蓝图) ITRS 是由欧洲、日本、韩国、台湾、美国五个主要的芯片制造地区发起 的。发起组织分别是European Semiconductor IndustryAssociation(ESIA，欧洲半导体工业协会)，the Japan Electronics and InformationTechnology Industries
半导体工艺原理复习资料
晶体生长技术（直拉法（CZ）、区熔法（FZ））。 半导体：常温下导电性能介于导体和绝缘体之间的材料，如二极管、计算机、移动电话等。导电性可受控制，范围可从绝缘体至导体之间的材料。 N型半导体（电子型半导体），自由电子浓度远大于空穴浓度的杂质半导体。硅晶体中掺入五价元素（如磷），自由电子为多子，空穴为少子，主要靠自由电子导电。自由电子主要由杂质原子提供，空穴由热激发形成。掺入的杂质越多，多子的浓度就越高，导电性能就越强。P型半导体（空穴型半导体）即空穴浓度远大于自由电子浓度的杂质半导体。硅晶体中掺入三价元素（如硼）。空穴为多子，自由电子为少子，主要靠空穴导电。空穴主要由杂质原子提供，自由电子由热激发形成。掺入的杂质越多，多子的浓度就越高，导电性能就越强。区熔法（FZ）特点：硅片含氧量低、纯度高、成本高、主要用于高功率IC。难生长大直径硅晶棒。低阻值硅晶棒、掺杂均匀度较差。 CZ法：成本低、可做大尺寸晶锭、材料可重复使用。 CZ工艺工程：籽晶熔接，引晶和缩颈，放肩，收尾。 影响因素：拉伸速率、旋转速率。 硅片制备步骤：机械加工，化学处理，表面抛光，质量测量 制备流程：整形处理，去掉两端，径向研磨。 硅片制作流程： 磨片和倒角（防止产生缺陷），刻蚀（去除沾污和损伤层）腐蚀液：HNO3+HF+醋酸，抛光（去除表面缺陷），清洗（去除残留沾污） 晶体缺陷：点缺陷（空位缺陷；间隙原子缺陷；Frenkel缺陷）；位错；层错。 杂质的作用：调节硅原子的能级，由于晶体结构的原因，固体中的全部原子的各能级形成了能带，硅通常可以分为三个能带，导带，禁带，价带。如果所有的自由电子都在价带上就是绝缘体；如果所有的自由电子都在导带上就是导体。半导体的自由电子平时在价带上，但受到一些激发的时候，如热、光照、电激发等，部分自由电子可以跑到导带上去，显示出导电的性质，所以称为半导体。 施主能级杂质能级要么距离导带很近（如磷），是提供电子的； 受主能级要么距离价带很近（如硼），是接受电子的。
LED五大原物料及四大制程工艺
LED五大原物料及四大制程工艺 一LED简介 LED(Light Emitting Diode)俗称发光二级体或发光二极管，它包含了可见光和不可见光。 它是一种依靠半导体PN结发光的光电元件，它分为lamp,TOP,COB,食人鱼…。以lamp来讲，它是有电子原材料（chip,金线或铝线，支架，银胶或绝缘胶），封装材料（环氧树脂“EP400,EP700,EP800,2015,5012,T等等”），以及辅助材料（色剂，扩散剂）三大材料构成。 定义：LED就是由电子材料，封装材料，辅助材料联结而成的一个发光的闭路电子元件。 二LED五大原物料 LED五大原物料分别是指：晶片，支架，银胶，金线，环氧树脂 1晶片 1.1晶片的构成：由金垫，P极，N极，PN结，背金层构成（双pad晶片无背金层）。 1.2定义：晶片是由P层半导体元素，N层半导体元素靠电子移动而重新排列组合成的PN结合体。也正是这种变化使晶片能够处于一个相对稳定的状态。 1.3晶片的发光原理： 在晶片被一定的电压施加正向电极时，正向P区的空穴则会源源不断的游向N区，N区的电子则会相对于孔穴向P区运动。在电子，空穴相对移动的同时，电子空穴互相结对，激发出光子，产生光能。 1.4晶片的分类： 1.4.1按组成分： 二元：如GaAs(砷化镓)，GaP（磷化镓）等 三元：InGaN(氮化铟镓)，GaAlAs(砷化镓铝)，GaAsP(磷化镓砷)等 四元：AlInGaP,AlInGaAs 1.4.2按极性分：N/P,P/N 1.4.3按发光类型分： 表面发光型：光线大部分从晶片表面发出 五面发光型：表面，侧面都有较多的光线射出 1.4.4按发光颜色分：红，橙，黄，黄绿，纯绿，标准绿，蓝绿，蓝 2支架： 2.1支架的结构：1层铁，2层镀铜（导电性好，散热快）3层镀镍（防氧化），4层镀银（反光性好，易焊线） 2.2型号分类：2号，3号，4号，6号，9号，食人鱼… 3银胶：(因种类较多，我们依H20E为例) 3.1种类:H20E,826-1DS,84-1A… 3.2组成：银粉（导电，散热，固定晶片）＋环氧树脂（固化银粉）＋稀释剂（易于搅拌） 3.3使用条件: 储藏条件：银胶的制造商一般将银胶以－40 °C 储藏，应用单位一般将银胶以－5 °C 储藏。单剂为25 °C/1年（干燥，通风的地方），混合剂25 °C/72小时（但在上线作业时因其他的因素“温湿度、通风的条件”,为保证产品的质量一般的混合剂使用时间为4小时） 烘烤条件：150 °C/1.5H 搅拌条件：顺一个方向均匀搅拌15分钟 4 绝缘胶：也叫白胶，乳白色，绝缘粘合作用（烘烤温度为：100°C/1.5H） 5金线：（依φ1.0mil为例）LED所用到的金线有φ1.0mil、φ1.2mi l 金线材质：LED用金线的材质一般含金量为99.9％ 金线用途：利用其含金量高材质较软、易变形且导电性好、散热性好的特性，让晶片与支架间形成一闭合电路。 6 环氧树脂（以EP400为例） 6.1组成：A、B两组剂份: A胶：是主剂，由环氧树脂＋消泡剂＋耐热剂＋稀释剂 B剂：是固化剂，由酸酣＋离模剂＋促进剂 6.2使用条件： 混合比：A/B＝100/100（重量比） 混合粘度：500-700CPS/30 °C 胶化时间：120 °C*12分钟或110 °C*18分钟