Xilinx FPGA 设计中的跨时钟域问题

浅谈XLINX FPGA设计中跨时钟域的同步设计问题

摘要

本文介绍了FPGA设计中的同步设计原则并对FPG A设计中的触发器亚稳态问题进行了阐述本文通过具体的设计实例论证了跨时钟域同步处理的必要性并介绍了一种实现跨时

钟域同步处理的方法和其具体电路

关键字

同步设计异步设计触发器亚稳态时序稳定

一同步设计的原则

尽量使用同步电路避免使用异步电路这句话是电路设计的几个原则之一同异步设计相比同步设计设计出来的电路更稳定可靠在XILINX FPGA设计中时常

有设计人员遇到如下类似的问题

设计的电路升级困难可移植性差也就是说一些原本工作正常的电路移植到高端的FPGA中就根本工作不起来了

设计的电路一致性差同一电路设计每次布线后工作的结果不同

设计的电路时序仿真正常但实际电路上却工作不起来

设计的电路极易受毛刺的干扰

通常这些类似的问题都于电路的异步设计有关

二亚稳态

图1 触发器的亚稳态示意图

对于触发器当时钟沿到来时其输入要求是稳定的这时其输出也是稳定的但假如时钟沿到来时其输入也正在变化即翻转这时触发器会瞬时进入亚稳态通

常触发器对输入信号都有一个建立时间的要求也即setup时间当这一建立时间得

不到满足时触发器也会进入瞬时亚稳态如图1

通常触发器即使进入亚稳态也会很快进入稳态但其输出值是不定的这有可能对使我们设计的FPGA模块尤其是哪些有复杂状态机的模块产生错误的逻辑对于亚稳态问题我们还应明白亚稳态问题并非指输出结果数据的不确定性而是指输出变化的时序不确定性

遵循同步设计的原则有助于解决亚稳态问题使我们设计出稳定可靠的电路模块对于单时钟系统我们可以很方便地设计出稳定易于设计及仿真的同步单一时钟系统但在电信和数据通讯领域中我们设计的系统中往往具有多个时钟往往需要将数据或时序由一个时钟域传到另一个时钟域这类设计的难点在于实现不同时钟域之间数据和时序变化的稳定可靠地传递采用经验证的设计技术可以实现跨时钟域的同步设计进而设计出可靠工作的电路

三跨时钟域的异步设计案例

本人曾经设计过如下几个模块这些模块中的几个子模块分别工作在各自的时钟域

中但在他们之间有着数据和时序的传递在设计这些模块的初始时并没有考虑到跨时钟域时序和数据传递的特殊性使得在系统上使用这些模块时出现过一些较为棘手的问题现把它们列举出来供大家研究

模块一名称:

芯片配置模块模块功能

从平行口接收从PC 机下传的命令和参数产生相应的控制时序完成单板上芯片的配置

模块结构框图

图2 同步处理前芯片配置模块结构框图

各子模块简介

模块A 实现同PC 的平行接口PC 机控制程序通过操作并行口各个引脚把各个参数信息如数据地址信息传递到参数控制总线上并且发出相应的命令如start, write 等命令启动下层模块

模块B 是一个状态机clk 是状态机的主时钟模块B 根据模块A 传来的命令启动相应的状态机完成从参数传递总线上获取参数信息或产生相应的配置时序完成芯片的正确配置

在上图中模块A 中各寄存器都受控于并行口各引脚的状态它们在并行口引脚中stroble 引脚的上跳沿发生状态的迁移可以说stroble 引脚是模块A 的主时钟信号

由上分析得模块A 和模块B 分属于两不同的时钟域时钟域A 和时钟域B

中时钟域A 的主时钟为stroble, 时钟域B 的主时钟为clk 两时钟域的主时钟stroble 和clk 是不相关的它们之间的信号就为跨时钟域A 和时钟域B 之间的信号线其中write 信号线,start 信号线及回馈握手信号线用于实现控制时序的传递而参数传递总线用于实现数据的传递

在如上的设计中没有对跨时钟域的时序控制线进行同步处理在系统使用此模块时出现如下的问题

Parrel port with PC

PC机上芯片配置命令并不能总是成功的启动模块B 中相应的状态机也即PC机上芯片配置命令并不能总是成功地实现芯片的正确配置

芯片配置时序的不稳定性

故障的偶然性故障的不可重复性

模块二

名称:

突发调制器模块

模块功能

完成数据的突发调制

模块结构框图

图3 同步处理前突发调制器模块框图

各子模块简介

模块A 为突发调制器主控模块它的主时钟为CLKA它利用CLKA定时产生周期的Send_data信号去启动模块B中的状态机模块B为突发调制器时序控制模块它的主时钟是从专用调制器芯片送来的TXBITCLK时钟信号模块B根据模块A的触发信号启动相应的状态机产生相应的调制器控制时序专用调制芯片中的DPLL(数字锁相环)根据相应的设置参数以CLKB为参考时钟产生TXBITCLK时钟信号上图中R1R2为跳接电阻通过R1R2不同的焊剂方式可以改变CLKB时钟信号的时钟源在如上的设计中没有对跨时钟域的时序控制进行同步处理在系统使用此模块时出现如下的问题

在R1短接R2断开情况下CLKA时钟信号和CLKB时钟信号共用一个时钟源晶体

A,上述模块工作正常稳定

在R1断开R2短接情况下CLKA 时钟信号的时钟源为晶体A CLKB 时钟信号的时钟源为晶体B 晶体A 和B 是两个独立不相关的晶体这时模块A 和模块B 工作于不同的时钟域(时钟域A 和时钟域B) 它们之间的信号就为跨时钟域A 和时钟域B 之间的信号线Send_data 信号和回馈握手信号线用于实现两时钟域之间控制时序的传递

此时上述模块工作很不稳定模块B 中的状态机经常进入一种未知状态不能产生正确的调制器控制时序

四跨时钟域的同步设计的方法

经对上述案例仔细地仿真和深入分析后笔者发现作成上述两模块工作不稳定的主要原因是没有按照同步设计的原则对跨时钟域的时序控制信号进行同步处理可以有好几种电路用于实现跨时钟域的时序控制信号的同步处理下面的电路模块Asy_syc 可以用于跨时钟域时序控制信号的同步处理

Asy_in

Syc_clk

Syc_out

Time periphery

图4 Asy_syc 电路原理图

上述电路的时序仿真图如下:

图5 Asy_syc 时序仿真图

由时序仿真图可以看出主时钟Syc_clk 的异步输入信号Asy_in 经该电路后输出同步于主时钟Syc_clk 的Syc_out 信号, 从而实现了异步信号的同步处理

按照同步设计原则利用Asy_syc 模块对上述模块二(突发调制器模块)中跨时钟域的信号线Send_data 进行同步处理同步处理模块示意图如图6经实际电路验证得: 同步处理后突发调制器模块运行可靠稳定

同样按同样的处理方式对上述模块一(芯片配置模块) 中跨时钟域的信号线进行同步处理经实际电路验证得: 同步处理后,

芯片配置模块模块运行可靠稳定

图6 同步处理后突发调制器模块框图

五总结

同步处理模块Asy_syc是一个很好的模块笔者用它和其它的简单模块实现了如下的功能:

1. 上沿同步

2. 脉冲同步

3. 异步系统同步

解决了好多Xilinx FPGA设计中棘手的问题

参考资料

XILINX FUNDATION3.1 TRAINING

跨越异步时钟边界传输数据的解决方案 Peter Alfke

跨时钟域处理

快时钟域信号到慢时钟域有可能的情况是：快时钟域信号宽度比慢时钟信号周期窄，导致漏采。解决的方法有： 1.将快时钟域信号延长，至少有慢时钟周期的一到两个周期宽 2.使用反馈的方法，快时钟域信号有效直到慢时钟域有反馈信号，表示已经正确采样此信号，然后快时钟域信号无效。

通过反馈的方式很安全，但是从上图可以看出来延时是非常大的。慢时钟采快时钟信号，然后反馈信号再由快时钟采。以上是简单的单个信号同步器的基本方法。多个信号跨时钟域多个控制信号跨时钟域仅仅通过简单的同步器同步有可能是不安全的。简单举例，b_load和b_en同步至a_clk时钟域，如果这两个信号有一个小的skew，将导致在a_clk时钟域中两个信号并不是在同一时刻起作用，与在b_clk中的逻辑关系不同。解决的方法应该比较简单，就是将b_load和b_en信号在b_clk时钟域中合并成一个信号，然后同步至a_clk中。如果遇到不能合并的情况，如译码信号。如下图

如果Bdec[0]、bdec[1]间存在skew将导致同步至a_clk中后译码错误，出现误码。在这种情况下，建议加入另一个控制信号，确保bdec[0]、bec[1]稳定时采。例如在bdec[0]、bec[1]稳定输出后一到两个周期b_clk域输出一个en信号，通知a_clk域此时可以采bdec[0]、bec[1]信号。这样可确保正确采样。数据路径同步对数据进行跨时钟域处理时，如果采用控制信号同步的方式进行处理的话，将是非常浩大的工程，而且是不安全的。简单来说，数据同步有两种常见的方式： 1.握手方式 2.FIFO 简要说下握手方式，无非就是a_clk域中首先将data_valid信号有效，同时数据保持不变，然后等待b_clk中反馈回采样结束的信号，然后data_valid信号无效，数据变化。如有数据需要同步则重复上述过程。握手方式传输效率低，比较适用于数据传输不是很频繁的，数据量不大的情况。 FIFO则适合数据量大的情况，FIFO两端可同时进行读/写操作，效率较高。而且如果控制信号比较多，也可采用fifo方式进行同步，将控制信息与数据打包，写入FIFO，在另一端读取，解码，取得数据和控制信息。

FPGA与SoC芯片设计中五步法CDC跨时钟域检查方法学

Advanced Verification White Paper Five Steps to Quality CDC Verification Ping Yeung Ph.D. Mentor Graphics

CDC synchronizers are used to reduce the probability of metastable signals. Taking unpredictable metastable sig- nals and creating predictable behavior, they prevent metastable values from reaching the receiving clock domain.Metastability Effects Even when proper CDC synchronizers are used for all clock-domain crossings and all CDC protocols are cor-rectly implemented, metastability inevitably leads to unpredictable cycle-level timing [4, 5]. Traditional RTL simulation does not model metastability, therefore, it cannot be used to find functional problems that may arise when metastability manifests in hardware. We are going to show two scenarios in which the cycle-level timing of RTL simulation differs from the cycle-level timing of the actual hardware in the presence of metastability.In Figure 3, the incoming CDC signal, cdc_d , violates the register setup time. Although it is sampled correctly in RTL simulation, the register is metastable and the output settles to 0. As a result, the hardware transition is delayed by one cycle. Figure 2: A two-register CDC synchronizer. Figure 4: Hold time violation: hardware transition is advanced by one cycle. Figure 3: Setup time violation: hardware transition is delayed by one cycle.

Xilinx FPGA 设计中的跨时钟域问题

浅谈XLINX FPGA设计中跨时钟域的同步设计问题摘要本文介绍了FPGA设计中的同步设计原则并对FPG A设计中的触发器亚稳态问题进行了阐述本文通过具体的设计实例论证了跨时钟域同步处理的必要性并介绍了一种实现跨时钟域同步处理的方法和其具体电路关键字同步设计异步设计触发器亚稳态时序稳定一同步设计的原则尽量使用同步电路避免使用异步电路这句话是电路设计的几个原则之一同异步设计相比同步设计设计出来的电路更稳定可靠在XILINX FPGA设计中时常有设计人员遇到如下类似的问题设计的电路升级困难可移植性差也就是说一些原本工作正常的电路移植到高端的FPGA中就根本工作不起来了设计的电路一致性差同一电路设计每次布线后工作的结果不同设计的电路时序仿真正常但实际电路上却工作不起来设计的电路极易受毛刺的干扰通常这些类似的问题都于电路的异步设计有关二亚稳态图1 触发器的亚稳态示意图对于触发器当时钟沿到来时其输入要求是稳定的这时其输出也是稳定的但假如时钟沿到来时其输入也正在变化即翻转这时触发器会瞬时进入亚稳态通常触发器对输入信号都有一个建立时间的要求也即setup时间当这一建立时间得不到满足时触发器也会进入瞬时亚稳态如图1 通常触发器即使进入亚稳态也会很快进入稳态但其输出值是不定的这有可能对使我们设计的FPGA模块尤其是哪些有复杂状态机的模块产生错误的逻辑对于亚稳态问题我们还应明白亚稳态问题并非指输出结果数据的不确定性而是指输出变化的时序不确定性遵循同步设计的原则有助于解决亚稳态问题使我们设计出稳定可靠的电路模块对于单时钟系统我们可以很方便地设计出稳定易于设计及仿真的同步单一时钟系统但在电信和数据通讯领域中我们设计的系统中往往具有多个时钟往往需要将数据或时序由一个时钟域传到另一个时钟域这类设计的难点在于实现不同时钟域之间数据和时序变化的稳定可靠地传递采用经验证的设计技术可以实现跨时钟域的同步设计进而设计出可靠工作的电路三跨时钟域的异步设计案例本人曾经设计过如下几个模块这些模块中的几个子模块分别工作在各自的时钟域

跨时钟域问题

Metastability in the asynchronous clocks and Synchronizer 摘要：相较纯粹的单一时钟的同步电路设计，设计人员更多遇到的是多时钟域的异步电路设计。因此，异步电路设计在数字电路设计中的重要性不言而喻。本文主要就异步设计中涉及到的亚稳态问题，作简要介绍，并提出常用的解决办法——即同步器的使用。关键词：异步电路设计、亚稳态、同步器。 Abstract: Compared with the pure one-clock synchronous designs，the designers more often deal with the multi-clock asychronous designs. Therefore, asynchronous circuit design is very important in the field of digital circuit design. This paper briefly describes the problematic metastability in the asynchronous designs and presents a regular solution——synchronizer. Key words: Asynchronous circuit design, Metastability, Synchronizer. 毫无疑问，单一时钟域的电路设计是数字电路中最基本的技能，其时序分析（Timing Analysis）也是最简单的。与之相对，在多时钟域中跨时钟域传输信号易出现亚稳态，加上自动时序分析工具对异步信号处理的力不从心，这些都使得多时钟域的异步设计和分析较为困难。不幸的是，现实世界是异步的。如我们常常看见的键盘输入、磁盘文件传输、UART（通用异步收发器）等等，都是异步时序的事例。 1 亚稳态（metastability）时序电路采用触发器和锁存器作为存储单元，这两种器件都易进入亚稳态[1]。所谓亚稳态是指触发器无法在某个规定的时间段内达到一个可确认的状态。如图1所示，对任何一种触发器，在时钟触发沿前后存在一个小的时间窗口（称为判决窗口，decision window），输入信号在判决窗口内必须保持稳定，否则，触发器就会进入亚稳态，既无法预测该单元的的输出电平，也无法预测何时输出才能稳定在某个电平上。这个判决窗口由建立时间（setup time）和保持时间（hold time）两部分组成。并且时间窗口也是多种因素的函数，包括触发器设计、实现技术、运行环境以及无缓冲输出的负载等。输入信号陡峭的边沿可以将此窗口减至最小，随着时钟频

跨时钟域问题(Clock Domain Crossing)

跨时钟域问题(Clock Domain Crossing) –同两个时钟域打交道！引言：设计者有时候需要将处于两个不同时钟域的系统对接，由于接口处是异步（会产生setuptime 和holdtime violation，亚稳态以及不可靠的数据传输）的，因此处理起来较同步逻辑更棘手，需要寻求特殊处理来进行接口界面的设计。任意的两个系统如果满足以下条件之一，就可称其为异步的： (1)工作在不同的时钟频率上； (2)工作频率相同，但是相位不相同；处理跨时钟域的数据传输，有两种实现方案：（1）采用握手信号来交互（2）以异步FIFO来实现 1.1、以握手信号交互：假设系统A以这种方式向系统B传递数据，握手信号分别为req和ack。握手协议： Transmitter asserts the req (request) signal, asking the receiver to accept the data on the data bus.

Receiver asserts the ack (acknowledge) signal, asserting that it has accepted the data. 这种处理跨时钟域的方式很直接，但是也最容易产生亚稳态，由于系统A发送的req信号需要系统B中的时钟去sample，而系统B发出的ack信号又需要系统A中的时钟去sample，这样两边都存在着setup time和hold time violation的问题。为了避免由于setup time和hold time vilation所造成的亚稳态，通常我们可以将异步时钟域交互的信号用local system的时钟打两级甚至三级寄存器，以此来消除亚稳态的影响。下图以系统A发送到系统B的req信号示例消除亚稳态的方法：当然，这种处理方式是以损失传输速率为代价的，加入两到三级寄存器同步异步时钟域的信号，会有许多时钟周期浪费在了系统的“握手”。有时候，我们也会对数据多打两拍reg来同步，但通常情况下，我们并不会采取这种方式，它不仅需要较多逻辑，而且收效甚微。通常对数据的同步是以异步FIFO来实现的。下图给出了1bit数据传输打两拍reg所做的同步，从中可以发现，与前面的握手信号处理完全一致。 1.2 结合实际工作谈谈以握手信号处理的跨时钟域问题由于所在项目的逻辑设计相当庞大，超出了最初的预估，同时也鉴于产品化方向考虑可以单独流片，因此对整个逻辑结构进行了划分，在做FPGA原型验证的时候，将这两块逻辑分别映射到不同的器件单元中，这里暂且称它们为wrapper0和wrapper1。实践结果表明，wrapper0和wrapper1的相位需要存在180度的反相，弥补板级走线的延迟影响。

跨时钟域信同步方法种

跨时钟域信号同步方法6种 ASIC中心 1 引言基于FPGA的数字系统设计中大都推荐采用同步时序的设计，也就是单时钟系统。但是实际的工程中，纯粹单时钟系统设计的情况很少，特别是设计模块与外围芯片的通信中，跨时钟域的情况经常不可避免。如果对跨时钟域带来的亚稳态、采样丢失、潜在逻辑错误等等一系列问题处理不当，将导致系统无法运行。本文总结出了几种同步策略来解决跨时钟域问题。 2 异步设计中的亚稳态触发器是FPGA设计中最常用的基本器件。触发器工作过程中存在数据的建立(setup)和保持(hold)时间。对于使用上升沿触发的触发器来说，建立时间就是在时钟上升沿到来之前，触发器数据端数据保持稳定的最小时间。而保持时间是时钟上升沿到来之后，触发器数据端数据还应该继续保持稳定的最小时间。我们把这段时间成为setup-hold时间(如图1所示)。在这个时间参数内，输入信号在时钟的上升沿是不允许发生变化的。如果输入信号在这段时间内发生了变化，输出结果将是不可知的，即亚稳态 (Metastability) 图1 一个信号在过渡到另一个时钟域时，如果仅仅用一个触发器将其锁存，那么采样的结果将可能是亚稳态。这也就是信号在跨时钟域时应该注意的问题。如图2所示。信号dat经过一个锁存器的输出数据为a_dat。用时钟b_clk进行采样的时候，如果a_dat正好在b_clk的setup-hold时间内发生变化，此时b_ dat就既不是逻辑"1"，也不是逻辑"0"，而是处于中间状态。经过一段时间之后，有可能回升到高电平，也有可能降低到低电平。输出信号处于中间状态到恢复为逻辑"1"或逻辑"0"的这段时间，我们

跨时钟域设计问题与方法

1.1ASYNCHRONOUS INTERFACE – CDC GUIDELINE 1.1.1INTRODUCTION ASIC design is becoming more complex due to more and more IP integrated in a chip, and data is frequently transferred from one clock domain to another domain. Clock domain crossing issue becomes more and more important vector in a multi-clock, stable work chip. This document mainly introduce below topics: a. Where will occur CDC; b. What problem will occur due to CDC issue; c. How to design CDC logic correctly. 1.1.2APPLICATION AREA In a multi-clock design, clock domain crossing occurs whenever data is transferred from a flop driven by one clock to a flop driven by another clock. As it is shown in Figure 1-1, Figure 1-1 Clock domain crossing *Note: definition of terminology: Source clock: Clock A in figure 1-1 is defined as source clock; Destination clock: Clock B in figure 1-1 is defined as destination clock; Source clock domain: All the logic design whose reference clock is Clock A, like flip-flop FA in figure 1-1; Destination clock domain: All the logic design whose reference clock is Clock B, like flip-flop FB in figure 1-1; 1.1.3PROBLEM DEFINITION Meta-stability, glitch, multi-fanout and re-convergence may occur in an asynchronous design, they may cause design entering an un-anticipant state and result in function error.

跨时钟域信号同步方法6种

种6跨时钟域信号同步方法．跨时钟域信号同步方法6种 ASIC中心 1 引言基于FPGA的数字系统设计中大都推荐采用同步时序的设计，也就是单时钟系统。但是实际的工程中，纯粹单时钟系统设计的情况很少，特别是设计

模块与外围芯片的通信中，跨时钟域的情况经常不可避免。如果对跨时钟域带来的亚稳态、采样丢失、潜在逻辑错误等等一系列问题处理不当，将导致系统无法运行。本文总结出了几种同步策略来解决跨时钟域问题。 2 异步设计中的亚稳态触发器是FPGA设计中最常用的基本器件。触发器工作过程中存在数据的建立(setup)和保持(hold)时间。对于使用上升沿触发的触发器来说，建立时间就是在时钟上升沿到来之前，触发器数据端数据保持稳定的最小时间。而保持时间是时钟上升沿到来之后，触发器数据端数据还应该继续保持稳定的最小时间。我们把这段时间成为setup-hold时间(如图1所示)。在这个时间参数内，输入信号在时钟的上升沿是不允许发生变化的。如果输入信号在这段时间内发生了变化，输出结果将是不可知的，即亚稳态 (Metastability) 图1 一个信号在过渡到另一个时钟域时，如果仅仅用一个触发器将其锁存，那么

采样的结果将可能是亚稳态。这也就是信号在跨时钟域时应该注意的问题。如图2所示。信号dat经过一个锁存器的输出数据为a_dat。用时钟b_clk进行采样的时候，如果a_dat正好在b_clk的setup-hold时间内发生变化，此时b_ dat，而是处于中间状态。经过一段时间之后，ぜ，也不是逻辑?就既不是逻辑．有可能回升到高电平，也有可能降低到低电平。输出信号处于中间状态到恢复为逻辑?或逻辑ぜ的这段时间，我们称之为亚稳态时间。触发器进入亚稳态的时间可以用参数MTBF(Mean Time Between Failures)来描述，MTBF即触发器采样失败的时间间隔，表示为：

FPGA_跨时钟域

跨时钟域 4.1跨时钟域处理（20160620）时钟对于FPGA就像我们的心脏，时刻控制着“跳动”的频率以及“血液”的流速；时钟域好比通过心脏的血液血型，不同血型的血液会产生排斥作用。在设计中建议时钟越少越好，好比于人有两个甚至更多的心脏，其内脏工作将会多么混乱。但是某些情况下多时钟又不可避免，比如从FPGA外部输入的数据，其自带有个随路时钟，数据终归要在FPGA内部时钟域下处理，这来自外部的“血液”如何处理才能与内部的“血液”融合呢？配对及转换工作则是必不可少的，这就引入本节的主题：跨时钟域处理（Clock Domain Crossing）：跨时钟域处理需要两方面的工作：1、设计者处理；2、FPGA工具（Vivado）处理。 1.设计者处理首先讲解一下如果不进行跨时钟域处理，会出现什么问题呢？如图1所示路径，QA属于CLKA时钟域的数据输出，另一个时钟CLKB去捕获节点REG A 的输出QA，假定CLKA与CLKB是异步时钟，它们之间的相位并不固定，因此捕获过程中可能会出现建立冲突（setup violation）和保持冲突（hold violation），如图2所示，左右分别为发生建立冲突和保持冲突的情况。图1

图2 当冲突出现时（我感觉整个人都不好了），会发生什么事情呢？在发生建立冲突或者保持冲突，捕获节点（REG B）会处于一个不定的状态，正常的状态是高电平或者低电平，而此时的状态停留在高电平和低电平的中间，无效的电平X，称这个状态为亚稳态。如图3所示，捕获节点输出保持在亚稳态，可能在整个时钟周期内都保持在亚稳态，由于不正确的状态，其后连接的逻辑在功能实现上就会出现问题，比如一个判断信号上升沿的逻辑，通常判断D==HIGH&&D_PREV==LOW（D为信号当前电平状态，D_PREV为信号上个时钟的电平状态）是否成立，而发生亚稳态时则D_PREV==X，这个上升沿将会错过。因此，加入跨时钟域处理设计是必须的。图3 对于单比特信号的跨时钟域处理，常用的方法是“打两拍”，即在捕获时钟域中加入两个寄存器进行时钟转换，如图4所示，加入REG B1和REG B2，虽然REG B1处于亚稳态状态。但是REG B2的输出QB2能稳定在正常的电平上，由于REG B1和REG B2之间没有多余的逻辑，REG B1能有充裕的时间稳定状态，此情况下REG B2能完美地隐藏REG B1的亚稳态。在捕获时钟的频率比较高的情况下，如果一个REG B2还未能隐藏亚稳态，拍数也可以增加三个或者更多，当然一般情况下，两拍足矣。

异步fifo跨时钟域处理

异步FIFO结构及FPGA设计---跨时钟域设计 2008/12/17 17:17[未分类 ] 异步FIFO 结构及FPGA 设计吴自信,张嗣忠. 单片机及嵌入式系统应用,2000 摘要：首先介绍异步FIFO的概念、应用及其结构,然后分析实现异步FIFO的难点问题及其解决办法; 在传统设计的基础上提出一种新颖的电路结构并对其进行综合仿真和FPGA实现。 1、异步FIFO介绍在现代的集成电路芯片中,随着设计规模的不断扩大,一个系统中往往含有数个时钟。多时钟域带来的一个问题就是,如何设计异步时钟之间的接口电路。异步FIFO（First In First Out）是解决这个问题一种简便、快捷的解决方案。使用异步FIFO可以在两个不同时钟系统之间快速而方便地传输实时数据。在网络接口、图像处理等方面, 异步FIFO得到了广泛的应用。异步FIFO是一种先进先出的电路,使用在需要产时数据接口的部分,用来存储、缓冲在两个异步时钟之间的数据传输。在异步电路中,由于时钟之间周期和相位完全独立,因而数据的丢失概率不为零。如何设计一个高可靠性、高速的异步FIFO电路便成为一个难点。本文介绍解决这一问题的一种方法。由图1可以看出：整个系统分为两个完全独立的时钟域--读时钟域和写时间域; FIFO的存储介质为一块双端口RAM,可以同时进行读写操作。在写时钟域部分,由写地址产生逻辑产生写控制信号和写地址; 读时钟部分由读地址产生逻辑产生读控制信号和读地址。在空/满标志产生部分,由读写地址相互比较产生空/满标志。 2、异步FIFO的设计难点设计异步FIFO有两个难点：一是如何同步异步信号,使触发器不产生亚稳态; 二是如何正确地设计空、满以及几乎满等信号的控制电路。下面阐述解决问题的具体方法。 2.1 亚稳态问题的解决

SOC设计中多bits数据跨时钟域问题解决以及FIFO设计

SOC设计中多bits数据跨时钟域问题解决胡昌顺1，2高嵩1吴春瑜1张文婧2 （1 辽宁大学，辽宁沈阳110036，2 北京宏思电子技术有限责任公司）摘要：在SOC设计中，随着数字系统复杂性的提高，系统芯片中集成了越来越多的模块，这些模块通常工作在不同的时钟频率下。各控制器或者模块之间进行数据访问时，需要在不同的时钟之间进行稳定的多bits的数据传输。本文从跨时钟域时异步信号带来的亚稳态问题及其造成的影响，提出了针对不同的异步信号传输进行不同的跨时钟设计。关键词：跨时钟域；亚稳态；同步化；握手信号；FIFO Abstract：In SOC design,digital design are increasingly sophisticated; having multiple clocks driving different circuits and circuits that must reliably communicate with each other.This paper explores the fundamentals of signal synchronization and demonstrates circuits a designer can used to handle signals that cross clock domains.It examines design methodologies for synchronizing single signals and ways of handling groups of signals including data busses that cross clock domains. Key words: Multi-clock domain; Metastability; Synchronization; handshake;FIFO 一、引言在现实的数字系统中，单一的时钟构成的系统逻辑非常的少见。一款SOC往往由多个互不关联的时钟逻辑穿插而成，各个时钟之间的胶合逻辑和数据之间的传递是许多系统设计时必须考虑的问题，多bits数据的传输问题尤其突出。在某些设计中，多bits数据的传输甚至影响系统工作频率，如何解决多bits数据的传输变得至关重要。二、亚稳态当在一个时钟下对信号进行采样时，信号变化的快慢直接影响触发器对信号的判断时间，信号变化的越快，触发器花费越多的时间对信号进行判断。当信号变化的速度非常快以至于触发器无法在规定的时间内对信号进行判断采样时（建立时间或者保持时间不满足），将会出现触发器采样的失败，我们称之为这种状态为亚稳态。图1 亚稳态的出现当触发器进入亚稳态时，我们无法预测触发器的输出状态，也无法预测触发器何时能够进入一个稳定的状态。在这个状态中，触发器输出一些中间级电平，或者可能处于振荡状态，并且这种无用的输出电平可以沿信号通道上的各个触发器级联式传播下去，造成亚稳态的传播，使系统发生一系列的错误，甚至引起系统的崩溃。当在不同的时钟进行数据传递时，由于无法确定输入信号跟接收时钟上升沿之间的时间关系，不能够保证接收触发器的建立-保持时间，极易造成接收端亚稳态的出现。三、单bit数据的跨时钟域触发器进入亚稳态的几率可以用平均无故障时间即触发器采样失败的时间间隔

FPGA跨时钟域信号设计

跨越鸿沟：同步世界中的异步信号作者:Mike Stein，Paradigm Works 开栏的话从本期起，《EDN CHINA电子设计技术》将正式推出“技术论坛”这个新栏目。通过这个栏目，我们将向广大读者定期推介来自业界领先的技术供应商的充满了设计灵思的、最前沿的、高质量的技术文章；同时也会采用一系列创新的形式促进设计工程师与技术供应商的沟通与互动。这样以来，当每个月读者拿到EDN CHINA杂志时，就好象是足不出户参加了一个技术研讨会，享受了一顿丰盛的信息“大餐”。虽说是“新”栏目，但实际上作为它前身的“技术交流”——原先“技术纵横”中的子栏目——已经与读者相伴很多年了，这种对新技术的传播方式也已经得到了读者和技术供应商双方的认同。“技术交流”中的文章在https://www.360docs.net/doc/2e444698.html,上的点击率排名总是名列前茅就是一个很好的例证。现在我们将“技术交流”升格为一个独立的“技术论坛”栏目，其最主要的用意就是给这个栏目一个更广阔、更自由的发展空间。而对于“技术交流”栏目所开创的“刊网互动”的形式，我们仍将沿用。同时我们也将充分利用网络平台为读者提供更富于想象力的交互式的信息服务，比如读者可以将基于某篇文章的启发所迸发出的灵感火花发布到https://www.360docs.net/doc/2e444698.html,网站上，经过我们的编辑整理则可以刊登在杂志上与更多的业内同仁分享。新的栏目是一种新的尝试，当然其发展也需要读者热心的支持。而实际上你会发现，你的参与意识越强，“技术论坛”所给予你的越丰富——这也正是我们的编辑理想所在。只有最初级的逻辑电路才使用单一的时钟。大多数与数据传输相关的应用都有与生俱来的挑战，即跨越多个时钟域的数据移动，例如磁盘控制器、CDROM/DVD 控制器、调制解调器、网卡以及网络处理器等。当信号从一个时钟域传送到另一个时钟域时，出现在新时钟域的信号是异步信号。在现代IC、ASIC 以及FPGA 设计中，许多软件程序可以帮助工程师建立几百万门的电路，但这些程序都无法解决信号同步问题。设计者需要了解可靠的设计技巧，以减少电路在跨时钟域通信时的故障风险。基础从事多时钟设计的第一步是要理解信号稳定性问题。当一个信号跨越某个时钟域时，对新时钟域的电路来说它就是一个异步信号。接收该信号的电路需要对其进行同步。同步可以防止第一级存储单元（触发器）的亚稳态在新的时钟域里传播蔓延。亚稳态是指触发器无法在某个规定时间段内达到一个可确认的状态。当一个触发器进入亚稳态时，既无法预测该单元的输出电平，也无法预测何时输出才能稳定在某个正确的电平上。在这个稳定期间，触发器输出一些中间级电平，或者可能处于振荡状态，并且这种无用的输出电平可以沿信号通道上的各个触发器级联式传播下去。对任何一种触发器，在时钟触发沿前后的一个小时间窗口内，输入信号必须稳定。这一时间窗口是多种因素的函数，包括触发器设计、实现技术、运行环境以及无缓冲输出上的负载等。输入信号陡峭的边沿可以将此窗口减至最小。随着时钟频率的升高，会出现更多有问题的时间窗口，而随着数据频率的提升，这种窗口的命中概率则会增加。 FPGA 制造商和IC 晶片厂用“MTBF”来标识合格的触发器，并且确定它们的特性。“MTBF”（平均无故障时间）用统计方法描述了一个触发器的亚稳态特性，即确定某个触发器出现故障的概率。在计算MTBF 时，制造商部分基于输入信号改变导致触发器不稳定期间的时间窗口长度。另外，MTBF 的计算还使用了输入信号的频率以及驱动触发器的时钟频率。在一个ASIC 或FPGA 库中，每种触发器都有时序要求，以帮助你确定容易出问题的窗口。“建立时间”(Setup time)是指在时钟沿到来之前，触发器输入信号必须保持稳定的时间。“保持时间”(Hold time)则是指在时钟沿之后，信号必须保持稳定的时间。这些指标通常比较保守，以应对电源电压、工作温度、信号质量以及制造工艺等各种可能的差异。如果一个设计满足了这些时序要求，则触发器出现错误的可能性可以忽略不计。现代IC 与FPGA 设计中使用的综合工具可以保证设计能满足每个数字电路触发器对建立与保持时间的要求。然而，异步信号却给软件提出了难题。对新的时钟域来说，从其它时钟域传来的信号是异步的。大多数综合工具在判定异步信号是否满足触发器时序要求时遇到了麻烦。因为它们不能确定触发器处于非稳态的时间，所以它们也就不能确定从一个触发器通过组合逻辑到达下一个触发器的总延迟时间。所以，最好的办法是使用一些电路来减轻异步信号的影响。信号同步

基于FPGA的跨时钟域信号处理——亚稳态

基于FPGA的跨时钟域信号处理——亚稳态文章发表于：2009-08-23 00:47 基于FPGA的跨时钟域信号处理——亚稳态在特权的上篇博文《基于FPGA的跨时钟域信号处理——专用握手信号》中提出了使用专门的握手信号达到异步时钟域数据的可靠传输。列举了一个简单的由请求信号req、数据信号data、应答信号ack组成的简单握手机制。riple兄更是提出了req和ack这两个直接的跨时钟域信号在被另一个时钟域的寄存器同步时的亚稳态问题。这个问题估计是整个异步通信中最值得探讨和关注的。很幸运，特权同学找到了很官方的说法——《Application Note42:Metasta bility in Altera Devices》，一口气读完全文，有一个单词送给这篇文章很合适——“nice”。特权同学过去的所有疑惑都在文章中找到了答案，尽管alter a在文章的最后只是竭尽全力的在吹捧自己的好。如果你E文还不错（该不会比我这个4次都没过掉4级考试的家伙差吧，~_ ~），那么去享受原文吧。或者你可以考虑看看特权同学的翻译水平，哈哈…… 什么是亚稳态？所有数字器件（例如FPGA）的信号传输都会有一定的时序要求，从而保证每个寄存器将捕获的输入信号正确输出。为了确保可靠的操作，输入寄存器的信号必须在时钟沿的某段时间（寄存器的建立时间Tsu）之前保持稳定，并且持续到时钟沿之后的某段时间（寄存器的保持时间Th）之后才能改变。而该寄存器的输入反映到输出则需要经过一定的延时（时钟到输出的时间Tco）。如果数据信号的变化违反了Tsu后者Th的要求，那么寄存器的输出就会处于亚稳态。此时，寄存器的输出会在高电平1和低电平0之间盘旋一段时间，这也意味着寄存器的输出达到一个稳定的高或者低电平的状态所需要的时间会大于Tco。在同步系统中，输入信号总是能够达到寄存器的时序要求，所以亚稳态不会发生。亚稳态问题通常发生在一些跨时钟域信号的传输上。由于数据信号可能在任何时间到达异步时钟域的目的寄存器，所以设计者无法保证满足Tsu和Th的要求。然而，并非所有违反寄存器的Tsu或Th要求的信号会导致输出亚稳态。

跨时钟域信号同步的IP解决方案

跨时钟域信号同步的IP解决方案为了确保拥有多个异步时钟域的系统级芯片（Soc）能够可靠运行，设计人员必须使这些跨越了多个域的时钟和数据信号保持同步。尽管这并不属于新提出的要求，但随着多时钟域的越来越常见和复杂化，使得这一要求具备了新的重要意义。大规模集成加上对性能的严格要求以及频率调节都导致在许多不同频率下发生了很多时钟域跨越现象－就像一场数字化的―完美风暴‖。跨时钟域（CDC）问题会以许多种形式出现，其评估难度相当高。幸好，Synopsys DesignWare库产品提供了许多卓越的CDC解决方案，这些方案应用简便，设计人员只需掌握在何时以及何处应用它们即可。本文解释了在时钟和数据信号从一个时钟域跨越到另一个时钟域时所发生的许多类型的同步问题。在任何情况下，本文所包含的问题都涉及到相互异步的时钟域。随着每一个问题的提出，本文将概述一个或多个DesignWare解决方案。这些主题和解决方案包括：? 基本同步— DW_sync ? 临时事件同步— DW_pulse_sync, DW_pulseack_sync ? 简单数据传输同步— DW_data_sync, DW_data_sync_na, DW_data_sync_1c ? 数据流同步— DW_fifo_s2_sf, DW_fifo_2c_df, DW_stream_sync ? 复位排序— DW_reset_sync ? 相关时钟系统数据同步— DW_data_qsync_hl, DW_data_qsync_lh 基本同步问题当来自一个时钟系统的信号将用作另一个与其不同步的时钟系统的输入时，就需要对信号进行同步以达成。而不进行同步就无法达成时序收敛。图1所示为采用一个单寄存器来同步至目的时钟域的异步输入。伴随这种方法会出现的一个问题是，当一个触发器的数据输入处于逻辑0至逻辑1之间的过渡过程当中时，发给这个触发器时钟信号时有可能产生亚稳态现象。亚稳态现象也有可能发生在触发器的建立时间或保持时间出现违反现象时。解决亚稳态事件使其达至逻辑1或逻辑0所要求的时间量取决于建立时间或保持时间被违反的严重程度（图2）。 Clock to Q delay 时钟至Q延迟 FF Minimum specs 触发器最小规格图2解决亚稳态事件所用时间