CAN总线中循环冗余校验码的原理及其电路实现

摘要：在can网络中传输摄文时，噪声干扰或传输中断等因素往往使接收端收到的报文出现错码。为了及时可靠地把报文传输给对方并有效地检测错误，需要采用差错控制。详细介绍了can总线中循环冗余校验码的差错控制原理及其实现方法。关键词：循环冗余校验差错控制报文在can系统中为保证报文传输的正确性，需要对通信过程进行差错控制。目前常用的方法是反馈重发，即一旦收到接收端发出的出错信息，发送端便自动重发，此时的差错控制只需要检错功能。常用的检错码两类：奇偶校验码和循环冗余校验码。奇偶校验码是一种最常见的检错码，其实现方法简单，但检错能力较差；循环冗余校验码的编码也很简单且误判率低，所以在通信系统中获得了广泛的应用。下面介绍can网络中循环冗余校验码（即crc码）的原理和实现方法。

1 crc码检错的工作原理crc码检错是将被处理报文的比特序列当作一个二进制多项式a（x）的系数，该系数除以发送方和接收方预先约定好的生成多项式g(x)后，将求得的余数p(x)作为crc校验码附加到原始的报文上，并一起发给接收方。接收方用同样的g(x)去除收到的报文b(x)，如果余数等于p(x)，则传输无误（此时a（x）和b(x)相同）；否则传输过程中出错，由发送端重发，重新开始crc校验，直到无误为止。上述校验过程中有几点需注意：①在进行crc计算时，采用二进制（模2）运算法，即加法不进位，减法不借位，其本质就是两个操作数进行逻辑异或运算；②在进行crc计算前先将发送报文所表示的多项式a(x)乘以xn，其中n为生成多项式g(x)的最高幂值。对二进制乘法来讲，a(x)·xn就是将a(x)左移n 位，用来存放余数p（x），所以实际发送的报文就变为a（x）·xn+p(x)；③生成多项式g(x)的首位和最后一位的系数必须为1。图1为crc校验的工作过程。目前已经有多种生成多项式被列入国际标准中，如：crc-4、crc-12、crc-16、ccitt-16、crc-32等。can总线中采用的生成多项式为g(x)=x15+x14+x10+x8+x7+x4+x3+1。可以看出，canu叫线中的crc校验采用的多项式能够校验七级，比一般crc校验（crc-4、crc-12、crc-16等）的级数（二～五级）要高许多，因而它的检错能力很强，误判率极低，成为提高数据传输质量的有效检错手段。图

2 产生crc校验码的硬件电路

2 crc码的电路实现2.1 硬件电路的特点在can总线中为了产生crc码，硬件电路除了具有复位和时钟信号以外，还需要以下两个控制信号的参与：①填充位解除信号destuff，它的有效逻辑值是1；②crc检验的使能信号enable，有效逻辑也为1。该硬件电路的特点是采用选择器和反相器代替传统设计中用的异或门，既实现了比较功能，又降低了生产成本，同时也为工程师们提供了一种新的设计思路。2.2 硬件电路图图2即为实现crc码的硬件电路图。图中需要说明的几点如下：①使能信号和填充位解除信号省略；②crcnxt代表的逻辑值为输入报文序列和crc寄存器的最高位异或的结果；③标号0～14所指示的为15位crc寄存器，上升沿触发；④标号1～6所指示的为选择器和反相器的组合逻辑，实现异或功能，该选择器的逻辑功能为y=ab+ac，具体结构如图3所示。2.

3 电路工作过程从以上分析可知：①当enable=0时，crc清0；②当enable=1、destuff=1时，进行正常crc计算；③当enable=1而destuff=0时，正在解除填充时，数据暂停传送。在各个控制信号均有效时，输入报文的每一位都是和crc寄存器的最高位相异和后移入最低位，同时寄存器的第13、9、7、6、3、2位均和其最高位异或，结果分别左移一位；其它未进行异或操作的寄存器位值也分别左移一位，直到报文的每一位都移入crc寄存器为止，此时寄存器中的值取为计算得到的crc码。如果报文的比特序列长度为16，则需要左移16次才能对报文的每一位均进行处理。如果以ck表示crc寄存器的第k位位值、ck'表示移位后的第k位位值（k=0,1,2,3……15），则移位规律见表1。

表 1 移位规律表c14'=c13^crcnxtc13'=12c12'=c11c11'=c10c10'=c9^crcnxtc9'=c8c8'=c7^crcnxtc7'=c6^cr cnxtc6'=c5c5'=c4c4'=c3^crcnxtc3'=c2^crcnxtc2'=c1c1'=c0c0'=crcnxt^datain 3 crc校

验码的软件实现crc校验用软件实现起来非常方便。鉴于目前的资料中介绍的方法多使用c 语言、汇编语言等实现，而缺乏用硬件描述语言实现，这里给出crc码的verilog hdl之行为级描述程序。本程序在verilog_xl下编译通过，同时在synopsis上成功进行了综合及优化。//用verilog hdl实现crc码module crc(clk,rst,enable,destuff,datain,crc)；input clk;input rst;input enable;input destuff;input datain;output[14:0]crc;reg[14:0]crc;wire crcnxt=datain^crc[14];always@(posedge rst or posedge clk)beginif(rst)crc=0;else if(enable && destuff)beginif(crcnxt)crc<=crc^15h'4599;elsecrc<={crc[13:0],1'b0 5;;endendendmodule

图4 crc仿真波形图

4 仿真波形假设发送的是一个标准格式的远程帧，需求的数据字节为8，标识符序列为10101011000，则对上述程序仿真后的波形如图4所示。crc序列从第20位开始输出。crc 校验码的检错能力很强，并且由于crc码检错的软件和硬件实现都很简单，因而被广泛地应用于各类数据校验中。crc码检错是提高数据传输质量、高效检错的有力手段。