Quartus_II_9.0_使用初级教程

Quartus Ⅱ 9.0 使用教程（初级）

Quartus Ⅱ 是Altera 公司推出的专业EDA 工具，支持原理图输入、硬件描述语言的输入等多种输入方式。硬件描述语言的输入方式是利用类似高级程序的设计方法来设计出数字系统。接下来我们对这种智能的EDA 工具进行初步的学习。使大家以后的数字系统设计更加容易上手。

第一步：打开软件

●

快捷工具栏：提供设置（setting ），编译（

compile ）等快捷方式，方便用户使用，用户也可以在菜单栏的下拉菜单找到相应的选项。

● 菜单栏：软件所有功能的控制选项都可以在其下拉菜单中找到。

● 编译及综合的进度栏：编译和综合的时候该窗口可以显示进度，当 显示100%是表示编译或者综合通过。

●

信息栏：编译或者综合整个过程的详细信息显示窗口，包括编译通过信息和报错信息。

第二步：新建工程（file>new Project Wizard ） 1 工程名称：

2添加已有文件（没有已有文件的直接跳过next ）

3 选择芯片型号（我们选择MAX3000A 系列下的EPM3256AQC208-10芯片）

4 选择仿真，综合工具（第一次实验全部利用quartus 做，三项都选None ，然后next ）

5 工程建立完成（点finish）

第三步：添加文件（file>new> VHDL file），新建完成之后要先保存。

第四步：编写程序

3-8译码器的VHDL描述源文件如下：

library ieee;

use ieee.std_logic_1164.all;

entity decoder3_8 is

port( A:in std_logic_vector(2 downto 0);

EN:in std_logic;

Y:out std_logic_vector(7 downto 0)); end decoder3_8;

architecture example_1 of decoder3_8 is

signal sel:std_logic_vector(3 downto 0);

begin

sel<=A & EN;

with sel select

Y <= "11111110" when "0001",

"11111101" when "0011",

"11111011" when "0101",

"11110111" when "0111",

"11101111" when "1001",

"11011111" when "1011",

"10111111" when "1101", "01111111" when "1111", "11111111" when others; end example_1; 然后保存源文件；

第五步：检查语法（点击工具栏的这个按钮

（start Analysis & synthesis ））

点击确定完成语法检查

Quartus II 9.0调用ModelSim 10.1a 的流程

2013-02-19 11:03:17| 分类： 默认分类 | 标签：quartus modelsim |举报|字号 订阅

1．设置仿真工具: Assignments -> EDA Tool Setting …

图1

2．Tool name选为：ModelSim；EDA Netlist Writer Setting可设为VHDL或Verlog

图2

3．产生测试激励Test Bench模板

Processing->Start->Start Test Bench Template Writer，就会在当前文件夹/simulation / modelsim(文件夹名字跟你选的仿真工具有关)中产生一个Test Bench文件，文件名和工程中的Top Module的名字相同的*.vt (Verilog Test Bench)或*.vht(VHDL Test Bench),文件后缀和第2步EDA Netlist Writer Setting设置有关。

图3

4．编辑自动生成的Test Bench文件，我们加入自己需要的激励以及初始化语句。

图4

5．还是在图2的simulation的设置页面里，设定Native Link settings对话框中的内容。这里因为需要自动调用激励，所以选中

图5

6．点击右边的Test Benches, 我们需要在这里设定一个相关联的Test Benches

图6

图7

这里会弹出一个让你指定Test Benches的对话框，如果我们之前没有指定任何的test bench,这里会是空白的。点击New之后会产生一个New Test Bench Setting的对话框，在这里可和相应的test bench file进行绑定。点击Edit 之后会产生一个Edit Test Bench Setting的对话框，修改test bench file

绑定。

我们这里在Test bench name的对话框中输入一个名字counter_vhd_tst,我们将看到，在下面的Top level module in test bench对话框中也自动显示

counter_vhd_tst. 注意这个名字应该和你的Test Bench 中的module name 一致（见第4步），加入test bench文件(counter.vht)。

7．进行仿真

当这些设定都完成了之后, 选择菜单Tool->Run EDA Simulation

tool->EDA RTL simulation ，就可以直接调用ModelSim进行仿真。

图8

8. 接下来最后一个问题，怎样才能一次性的编译好库文件，让软件不再每次编译。其实Altera已经为客户准备了相应的选项，只不过藏得比较深，不好找。

1）一次性编译库，点击Tools-> Launch EDA Simulation Library Compiler

图9

2）会看到一个让我们选择器件的页面, 根据你的实际情况选择下面的设定。我们选中全部器件，并选中VHDL和Verilog库，点击Start Compile，软件会自动帮你完成编译，然后关掉就好，至此你已经完成了库的编译。

图10

3）接下来我们需要在Quartus II的仿真设定页面做一些修改，进入如图2界面。Assignment-> setting->simulation->More Nativelink Setting，选择Location of user compiled simulation library, 设定好相应的路径。好了，重新仿真，就发现不会再编译我们的库文件了。

图11