东北大学电子实验三基本门电路及触发器(终审稿)
东北大学电子实验三基本门电路及触发器
公司内部档案编码：[OPPTR-OPPT28-OPPTL98-OPPNN08]
实验三：基本门电路及触发器
实 验 室：信息学馆347 实验台号： 27 日 期：
专业班级： 机械130班 姓 名： 学 号： 2013309
一、 实验目的
1.了解TTL 门电路的原理、性能和使用方法，验证基本门电路逻辑功能。
2. 掌握门电路的设计方法。
3.验证J-K 触发器的逻辑功能。
4.掌握触发器转换的设计方法。 二、实验内容
（一）验证以下门电路的逻辑关系
1. 用与非门（00）实现与门逻辑关系：F=AB
2. 异或门（86）：
(二):门电路的设计(二选一)
1.用74LS00和74LS86 设计半加器.
2.用TTL 与非门设计一个三人表决电路。
A B C 三个裁判，当表决某个提案时，多数人同意提案为通过。 （1为同意，0为不同意） 要求：用74LS00和 74LS10芯片。
B
A B A B A F ⊕=+=n
n n n n n n B A B A B A S ⊕=+='n
n n B A C ='
&A B
&
F
J CP K S D R D
Q
Q
S D R D
D CP Q Q 431215
5
6
42315
6
（三）验证JK 触发器的逻辑关系
1．J-K 触发器置位端、复位端及功能测试。
图3-1 JK 触发器(74LS112)和D 触发器(74LS74)
2、设计J-K 触发器转化成D 触发器的电路
利用与非门和J-K 触发器设计并测试逻辑功能。
三、实验原理图
图3-2与门电路 图3-3异或门电路
图3-4半加器
四、实验结果及数据处理
1．
直接在实验原理图上标记芯片的引脚。
=1
A B
F
2．
写出实验结果。
（1）与门、异或门实验结果表（用数字万用表测量高低电平1、0的电压值。）
输入 与门 异或门
A B F Uo （V ）
F 0 0 0
0 0 1 0
1 1 0 0
1 1
1
1 0
（2）半加器实验结果
(3) 表决电路结果
An Bn n S '
n
C ' 0 0 0 1 1 0 1
1
（4）表决电路图（可以拍照图）：
（5）J-K 触发器的功能测试
输入端
输出原态
输出次态 D R -
D S -
J K Q n Q n+1 0 1 * * * 1 1
*
*
*
A B C F 0 0 0 0 0 0 1 0 0 1 0 0 0 1 1 1 1 0 0 0 1 0 1 1 1 1 0 1 1
1
1
1
110000
110100
111001
111101
110011
110110
111011
111110
（6）设计J-K触发器转化成D触发器的电路（可以拍照图），验证电路的正确性。
五、思考题
1．实验用的与非门和或门中不用的输入端如何处理
答：实验用的与非门中不用的输入端长接高电位“1”端处理。
或门中不用的输入端长接高电位“0”端处理。
2．如果与非门的一个输入端接时钟，其余输入端应是什么状态时才允许脉冲通过
答：如果与非门的一个输入端接时钟，其余输入端应是1状态时才允许脉冲通过。
3．J-K触发器Qn=0时，如果时钟脉冲CP到来后，触发器处于“1”态，J-K两端应预先分别是什么状态
答：J、K端都置1；或J置1，K置0 皆可时钟脉冲CP到来后，触发器处于“1”态。
4．J-K触发器与D触发器的触发边沿有何不同
答：J-K触发器由脉冲下降沿（10）触发，D触发器由脉冲上升沿（01）触发。
触发器的电路结构与动作特点
的电路结构与动作特点 由两个与非门互耦而成的RS锁存器【图4.2.2（a）】是各种触发器的基本单元电路，它有两个低电平有效的数据输入端(S--：置位输入；R--：复位输入)和一对互补的数据输出端(Q和Q--)。Q=1,Q--=0时，锁存器处于置位状态；Q=0,Q--=1时，锁存器处于复位状态。S--和 R--有四种组合，如果S--无效，R--无效，锁存器的状态将与初态相同；如果S--有效，R--无效，锁存器的状态将为Q=1,Q--=0；如果S--无效，R--有效，锁存器的状态将为Q=0,Q--=1；如果S--有效，R--有效，锁存器的状态将是不确定的。如何理解最后一种输入组合呢？ 图4.2.2 用与非门组成的基本RS触发器 （a）电路结构 RS锁存器可以（并且只可以）存储一个二进制位，要么存储1，要么存储0。如果我们想存储1，就在 S--端加上一个负脉冲。所谓的负脉冲，就是一个由高电平跳变到低电平，然后再由低电平跳变到高电平的信号。当 S--由高电平跳变到低电平时，S--=0，R--=1，Q=1,Q--=0，锁存器的状态为1；当 S--由低电平跳变到高电平时，S--=1，R--=1，锁存器的状态保持不变，仍为1。换句话说，负脉冲到来时，锁存器的状态为1；负脉冲消失后，锁存器维持这个一状态。同理，如果我们想存储0，我们就在 R--端加上一个负脉冲。那么，同时在 S--端和 R--端加上负脉冲是什么意思呢？难道既要存储1，又要存储0？显然，这种要求在逻辑上是矛盾的，也是无法实现的。我们不可能提出这种无理要求。那么，这种输入组合又是怎么出现的呢？哇！一定是干扰（或噪声）
在作怪！干扰的存在，可能会使锁存器误动作。假如我们要存储“1”，我们就在S--端加上一个负脉冲P1当P1到来时，S--=0，R--=1，Q=1,Q--=0。如果P1结束前，在 R--端出现一个干扰脉冲P2，那 么我们有S--＝0，R--＝0，Q=1, Q--=1，问题就发生了。问题发生后，我们可就三种简单的情况进行分析。若P2比P1先消失，我们有 S--＝0，R--＝1，Q=1, Q--=0。在这种情况下，锁存器的状态为“1”；若P1比P2先消失，我们将有S--＝1，R--＝0，Q=1, Q--=0，在这种情况下，锁存器的状态为“0”；还有一种情况是P2与P1同时消失，我们将有S--＝1，R--＝1, 因为此前Q=1, Q--=1，所以每个与非的输入都是全“1”，由于这两个与非门的传输延迟时间不同，因此工作速度稍快一些的与非门输出率先为“0”，这将使另一个与非门的输出保持为“1”。由于干扰脉冲的出现和消失是随机的，我们无法预知P2与P1哪个先消失。由于器件参数的离散性，我们也无法预知那个与非门的传输时间较短。所以，锁存器的状态将是不定的。 RS锁存器的用途之一是构成“防抖动电路”。我们知道，数据通常经过机械开关输入数字系统。机械开关动作时，触点将会抖动。抖动是指开关的两个触点要经历一个常达数毫秒的接通、断开，再接通、再断开，循环往复，直至最后接通的过程。数毫秒的振荡在数字系统中是不可接受的。假如开关接通表示“1”，断开表示“0”，我们将开关接通是期望输入一个“1”，结果却输入拉一连串的“1”和“0”。
集成触发器及其应用电路设计
华中科技大学 电子线路设计、测试与实验》实验报告 实验名称：集成运算放大器的基本应用 院（系）：自动化学院 地点：南一楼东306 实验成绩： 指导教师：汪小燕 2014 年6 月7 日
、实验目的 1）了解触发器的逻辑功能及相互转换的方法。 2）掌握集成JK 触发器逻辑功能的测试方法。 3）学习用JK 触发器构成简单时序逻辑电路的方法。 4）熟悉用双踪示波器测量多个波形的方法。 （5）学习用Verliog HDL描述简单时序逻辑电路的方法，以及EDA技术 、实验元器件及条件 双JK 触发器CC4027 2 片； 四2 输入与非门CC4011 2 片； 三3 输入与非门CC4023 1 片； 计算机、MAX+PLUSII 10.2集成开发环境、可编程器件实验板及专用电缆 三、预习要求 （1）复习触发器的基本类型及其逻辑功能。 （2）掌握D触发器和JK触发器的真值表及JK触发器转化成D触发器、T触发器、T 触发器的基本方法。 （3）按硬件电路实验内容（4）（5），分别设计同步3 分频电路和同步模4 可逆计数器电路。 四、硬件电路实验内容 （1）验证JK触发器的逻辑功能。 （2）将JK触发器转换成T触发器和D触发器，并验证其功能。 （3）将两个JK触发器连接起来，即第二个JK触发器的J、K端连接在一起， 接到第一个JK触发器的输出端Q两个JK触发器的时钟端CP接在一起，并输入1kHz 正方波，用示波器分别观察和记录CP Q、Q的波形（注意它们之间的时序关系），理解2分频、4分频的概念。 （4）根据给定的器件，设计一个同步3分频电路，其输出波形如图所示。然后组装电路，并用示波器观察和记录CP Q、Q的波形。 （5）根据给定器件，设计一个可逆的同步模4 计数器，其框图如图所示。图中，M为控制变量，当M=0时，进行递增计数，当M=1时，进行递减计数；Q、 Q为计数器的状态输出，Z为进位或借位信号。然后组装电路，并测试电路的输入、输出
基本门电路实验报告处理
43121556423156实验三：基本门电路及触发器 实 验 室： 实验台号： 日 期： 2016.10.7 专业班级： 姓 名： 学 号： 一、 实验目的 1.了解TTL 门电路的原理，性能好使用方法，验证基本门电路逻辑功能。 2.掌握门电路的设计方法。 3.验证J-K 触发器的逻辑功能。 4.掌握触发器转换的设计方法。 二、实验内容 （一）验证以下门电路的逻辑关系 1. 用与非门（00）实现与门逻辑关系：F=AB 2. 异或门（86）： (二):门电路的设计(二选一) 1.用74LS00和74LS86 设计半加器. 2.用TTL 与非门设计一个三人表决电路。 A B C 三个裁判，当表决某个提案时，多数人同意提案为通过。 （1为同意，0为不同意） 要求：用74LS00和 74LS10芯片。 （三）验证JK 触发器的逻辑关系 1．J-K 触发器置位端、复位端及功能测试。 图3-1 JK 触发器(74LS112)和D 触发器(74LS74) 2、设计J-K 触发器转化成D 触发器的电路 利用与非门和J-K 触发器设计并测试逻辑功能。 B A B A B A F ⊕=+=n n n n n n n B A B A B A S ⊕=+=' n n n B A C ='
A B F 三、实验原理图 图3-2与门电路 图3-3 异或门电路 图3-4半加器 四、实验结果及数据处理 1． 直接在实验原理图上标记芯片的引脚。 2． 写出实验结果。 （1）与门、异或门实验结果表（用数字万用表测量高低电平1、0的电压值。） （2）半加器实验结果 (3) 表决电路结果 =1A B F
集成触发器与时序逻辑电路
第八章集成触发器与时序逻辑电路 习题一 一、选择题 1.N个触发器可以构成能寄存位二进制数码的寄存器。 A.N-1 B.N C.N+1 D.2N 2．在下列触发器中，有约束条件的是。 A.主从J K F/F B.主从D F/F C.同步R S F/F D.边沿D F/F 3．一个触发器可记录一位二进制代码，它有个稳态。 A.0 B.1 C.2 D.3 E.4 4．存储8位二进制信息要个触发器。 A.2 B.3 C.4 D.8 5．对于T触发器，若原态Q n=0，欲使新态Q n+1=1，应使输入T=。 A.0 B.1 C.Q D.Q 6．对于T触发器，若原态Q n=1，欲使新态Q n+1=1，应使输入T=。 A.0 B.1 C.Q D.Q 7．对于D触发器，欲使Q n+1=Q n，应使输入D=。 A.0 B.1 C.Q D.Q 8．对于J K触发器，若J=K，则可完成触发器的逻辑功能。 A.R S B.D C.T D.Tˊ 9．欲使J K触发器按Q n+1=Q n工作，可使J K触发器的输入端。 A.J=K=0 B.J=Q,K=Q C.J=Q,K=Q D.J=Q,K=0 E.J=0,K=Q 10．欲使J K触发器按Q n+1=Q n工作，可使J K触发器的输入端。 A.J=K=1 B.J=Q,K=Q C.J=Q,K=Q D.J=Q,K=1 E.J=1,K=Q 11．欲使J K触发器按Q n+1=0工作，可使J K触发器的输入端。 A.J=K=1 B.J=Q,K=Q C.J=Q,K=1 D.J=0,K=1 E.J=K=1 12．欲使J K触发器按Q n+1=1工作，可使J K触发器的输入端。 A.J=K=1 B.J=1,K=0 C.J=K=Q D.J=K=0 E.J=Q,K=0 13．欲使D触发器按Q n+1=Q n工作，应使输入D=。 A.0 B.1 C.Q D.Q 14．下列触发器中，克服了空翻现象的有。
D触发器原理D触发器电路图
边沿D 触发器: 负跳沿触发的主从触发器工作时,在正跳沿前加入输入信号。如果在CP 高电平期间输入端出现干扰信号,那么就有可能使触发器的状态出错。而边沿触发器允许在CP 触发沿来到前一瞬间加入输入信号。这样,输入端受干扰的时间大大缩短,受干扰的可能性就降低了。边沿D触发器也称为维持-阻塞边沿D触发器。 电路结构: 该触发器由6个与非门组成,其中G1与G2构成基本RS触发器。 D触发器工作原理: SD 与RD 接至基本RS 触发器的输入端,分别就是预置与清零端,低电平有效。当SD=0且RD=1时,不论输入端D为何种状态,都会使Q=1,Q=0,即触发器置1;当SD=1且RD=0时,触发器的状态为0,SD与RD通常又称为直接置1与置0端。我们设它们均已加入了高电平,不影响电路的工作。工作过程如下: 1、CP=0时,与非门G3与G4封锁,其输出Q3=Q4=1,触发器的状态不变。同时,由于Q3至Q5与Q4至Q6的反馈信号将这两个门打开,因此可接收输入信号D,Q5=D,Q6=Q5=D。 2、当CP由0变1时触发器翻转。这时G3与G4打开,它们的输入Q3与Q4的状态由G5与G6的输出状态决定。Q3=Q5=D,Q4=Q6=D。由基本RS触发器的逻辑功能可知,Q=D。 3、触发器翻转后,在CP=1时输入信号被封锁。这就是因为G3与G4打开后,它们的输出Q3与Q4的状态就是互补的,即必定有一个就是0,若Q3为0,则经G3输出至G5输入的反馈线将G5封锁,即封锁了D通往基本RS 触发器的路径;该反馈线起到了使触发器维持在0状态与阻止触发器变为1状态的作用,故该反馈线称为置0维持线,置1阻塞线。Q4为0时,将G3与G6封锁,D端通往基本RS触发器的路径也被封锁。Q4输出端至G6反馈线起到使触发器维持在1状态的作用,称作置1维持线;Q4输出至G3输入的反馈线起到阻止触发器置0的作用,称为置0阻塞线。因此,该触发器常称为维持-阻塞触发器。总之,该触发器就是在CP正跳沿前接受输入信号,正跳沿时触发翻转,正跳沿后输入即被封锁,三步都就是在正跳沿后完成,所以有边沿触发器之称。与主从触发器相比,同工艺的边沿触发器有更强的抗干扰能力与更高的工作速度。功能描述
基本门电路及触发器 电子版实验报告
J CP K S D R D Q Q S D R D D CP Q Q 43121556423156实验三：基本门电路及触发器 实 验 室： 实验台号： 日 期： 专业班级： 姓 名： 学 号： 一、 实验目的 二、实验内容 （一）验证以下门电路的逻辑关系 1. 用与非门（00）实现与门逻辑关系：F=AB 2. 异或门（86）： (二):门电路的设计(二选一) 1.用74LS00和74LS86 设计半加器. 2.用TTL 与非门设计一个三人表决电路。 A B C 三个裁判，当表决某个提案时，多数人同意提案为通过。 （1为同意，0为不同意） 要求：用74LS00和 74LS10芯片。 （三）验证JK 触发器的逻辑关系 1．J-K 触发器置位端、复位端及功能测试。 图3-1 JK 触发器(74LS112)和D 触发器(74LS74) 2、设计J-K 触发器转化成D 触发器的电路 利用与非门和J-K 触发器设计并测试逻辑功能。 B A B A B A F ⊕=+=n n n n n n n B A B A B A S ⊕=+=' n n n B A C ='
&A B &F 三、实验原理图 图3-2与门电路 图3-3异或门电路 图3-4半加器 四、实验结果及数据处理 1． 直接在实验原理图上标记芯片的引脚。 2． 写出实验结果。 （1）与门、异或门实验结果表（用数字万用表测量高低电平1、0的电压值。） 输入 与门 异或门 A B F U o （V ） F 0 0 0 1 1 0 1 1 （2）半加器实验结果 (3) 表决电路结果 A n B n n S ' n C ' 0 0 0 1 1 0 1 1 A B C F 0 0 0 0 0 1 0 1 0 0 1 1 =1A B F
第四章 集成触发器
第四章集成触发器 [题4.1] 选择题 1.N个触发器可以构成能寄存位二进制数码的寄存器。 A.N-1 B.N C.N+1 D.2N 2．在下列触发器中，有约束条件的是。 A.主从J K 触发器 B.主从D触发器 C.同步R S 触发器 D.边沿D触发器 3．一个触发器可记录一位二进制代码，它有个稳态。 A.0 B.1 C.2 D.3 4．存储8位二进制信息要个触发器。 A.2 B.3 C.4 D.8 5．下列触发器中，没有约束条件的是。 A.基本R S触发器 B.主从R S触发器 C.同步R S触发器 D.边沿D触发器 6．描述触发器的逻辑功能的方法有。 A.状态转换真值表 B.特性方程 C.状态转换图 D.状态转换卡诺图 7．对于D触发器，欲使Q n+1=Q n，应使输入D= 。 A.0 B.1 C.Q D.Q 8．对于JK触发器，若J=K，则可完成触发器的逻辑功能。 A.RS B.D C.T D.Tˊ 9．欲使J K触发器按Q n+1=Q n工作，可使J K触发器的输入 端。 A.J=K=0 B.J=Q,K=Q C.J=Q,K=Q D.J=Q,K=0 10．欲使J K触发器按Q n+1=Q n工作，可使J K触发器的输入 端。 A.J=K=1 B.J=Q,K=Q C.J=Q,K=Q D.J=Q,K=1 11．欲使D触发器按Q n+1=Q n工作，应使输入D= 。 A.0 B.1 C.Q D.Q
12．下列触发器中，克服了空翻现象的有。 A.边沿D触发器 B.主从R S触发器 C.同步R S触发器 D.主从J K触发器 13．对于T触发器，若原态Q n=0，欲使新态Q n+1=1，应使输入T= 。 A.0 B.1 C.Q 14．对于T触发器，若原态Q n=1，欲使新态Q n+1=1，应使输入T= 。 A.0 B.1 C.Q 15．欲使JK触发器按Q n+1=0工作，可使JK触发器的输入端。 A.J=K=1 B.J=0,K=0 C.J=1,K=0 D.J=0,K=1 16．欲使JK触发器按Q n+1=1工作，可使JK触发器的输入端。 A.J=K=1 B.J=1,K=0 C.J=K=0 D.J=0 ,K=1 17．描述触发器的逻辑功能的方法有。 A.状态转换真值表 B.特性方程 C.状态转换图 D.状态转换卡诺图 18．为实现将JK触发器转换为D触发器，应使。 A.J=D,K=1 B. K=D,J=1 C.J=K=D D.J=K=1 19.边沿式D触发器是一种稳态电路。 A.无 B.单 C.双 D.多 [题4.2] 判断题（正确打√，错误的打×） 1. D触发器的特性方程为Q n+1=D，与Q n无关，所以它没有记忆功能。 （）2.RS触发器的约束条件R S=0表示不允许出现R=S=1的输入。 （）3.同步触发器存在空翻现象，而边沿触发器和主从触发器克服了空翻。（） 4.主从J K触发器、边沿J K触发器和同步J K触发器的逻辑功能完全相同。（） 5.对边沿J K触发器，在C P为高电平期间，当J=K=1时，状态会翻转一次。（） [题4.3] 填空题
东北大学电子实验三基本门电路及触发器
实验三：基本门电路及触发器 实 验 室：信息学馆347 实验台号： 27 日 期： 专业班级： 机械130班 姓 名： 学 号： 2013309 一、 实验目的 1.了解TTL 门电路的原理、性能和使用方法，验证基本门电路逻辑功能。 2. 掌握门电路的设计方法。 3.验证J-K 触发器的逻辑功能。 4.掌握触发器转换的设计方法。 二、实验内容 （一）验证以下门电路的逻辑关系 1. 用与非门（00）实现与门逻辑关系：F=AB 2. 异或门（86）： (二):门电路的设计(二选一) 1.用74LS00和74LS86 设计半加器. 2.用TTL 与非门设计一个三人表决电路。 A B C 三个裁判，当表决某个提案时，多数人同意提案为通过。 （1为同意，0为不同意） 要求：用74LS00和 74LS10芯片。 B A B A B A F ⊕=+=n n n n n n n B A B A B A S ⊕=+='n n n B A C ='
&A B & F J CP K S D R D Q Q S D R D D CP Q Q 431215 5 6 42315 6 （三）验证JK 触发器的逻辑关系 1．J-K 触发器置位端、复位端及功能测试。 图3-1 JK 触发器(74LS112)和D 触发器(74LS74) 2、设计J-K 触发器转化成D 触发器的电路 利用与非门和J-K 触发器设计并测试逻辑功能。 三、实验原理图 图3-2与门电路 图3-3异或门电路 图3-4半加器 四、实验结果及数据处理 1． 直接在实验原理图上标记芯片的引脚。 =1 A B F
数电实验触发器及其应用
数电实验触发器及其应用 数字电子技术实验报告 实验三: 触发器及其应用 一、实验目的: 1、熟悉基本RS触发器，D触发器的功能测试。 2、了解触发器的两种触发方式（脉冲电平触发和脉冲边沿触发）及触发特点 3、熟悉触发器的实际应用。 二、实验设备: 1 、数字电路实验箱; 2、数字双综示波器; 3、指示灯; 4、74LS00、74LS74。 三、实验原理: 1、触发器是一个具有记忆功能的二进制信息存储器件，是构成多种时序 电路的最基本逻辑单元，也是数字逻辑电路中一种重要的单元电路。在数字系统和计算机中有着广泛的应用。触发器具有两个稳定状态，即“0”和“ 1 ”，在一定的外界信号作用下，可以从一个稳定状态翻转到另一个稳定状态。触发器有集成触发器和门电路（主要是“与非门” ）组成的触发器。 按其功能可分为有RS触发器、JK触发器、D触发器、T功能等触发器。触发方式有电平触发和边沿触发两种。 2、基本RS触发器是最基本的触发器，可由两个与非门交叉耦合构成。 基本RS触发器具有置“ 0”、置“ 1”和“保持”三种功能。基本RS触发器
也可以用二个“或非门”组成，此时为高电平触发有效。 3、D触发器在CP的前沿发生翻转，触发器的次态取决于CP脉冲上升沿n+1来到之前D端的状态，即Q = D。因此，它具有置“ 0”和“T两种功能。由于在CP=1期间电路具有阻塞作用，在CP=1期间，D端数据结构变RS化，不会影响触发器的输出状态。和分别是置“ 0”端和置“ 1” DD 端，不需要强迫置“ 0”和置“ 1”时，都应是高电平。74LS74(CC4013, 74LS74(CC4042均为上升沿触发器。以下为74LS74的引脚图和逻辑图。 馬LD 1CP 1云IQ LQ GM) 四、实验原理图和实验结果： 设计实验： 1、一个水塔液位显示控制示意图，虚线表示水位。传感器A、B被水浸沿时
东北大学电子实验三基本门电路及触发器(终审稿)
东北大学电子实验三基本门电路及触发器 公司内部档案编码：[OPPTR-OPPT28-OPPTL98-OPPNN08]
实验三：基本门电路及触发器 实 验 室：信息学馆347 实验台号： 27 日 期： 专业班级： 机械130班 姓 名： 学 号： 2013309 一、 实验目的 1.了解TTL 门电路的原理、性能和使用方法，验证基本门电路逻辑功能。 2. 掌握门电路的设计方法。 3.验证J-K 触发器的逻辑功能。 4.掌握触发器转换的设计方法。 二、实验内容 （一）验证以下门电路的逻辑关系 1. 用与非门（00）实现与门逻辑关系：F=AB 2. 异或门（86）： (二):门电路的设计(二选一) 1.用74LS00和74LS86 设计半加器. 2.用TTL 与非门设计一个三人表决电路。 A B C 三个裁判，当表决某个提案时，多数人同意提案为通过。 （1为同意，0为不同意） 要求：用74LS00和 74LS10芯片。 B A B A B A F ⊕=+=n n n n n n n B A B A B A S ⊕=+='n n n B A C ='
&A B & F J CP K S D R D Q Q S D R D D CP Q Q 431215 5 6 42315 6 （三）验证JK 触发器的逻辑关系 1．J-K 触发器置位端、复位端及功能测试。 图3-1 JK 触发器(74LS112)和D 触发器(74LS74) 2、设计J-K 触发器转化成D 触发器的电路 利用与非门和J-K 触发器设计并测试逻辑功能。 三、实验原理图 图3-2与门电路 图3-3异或门电路 图3-4半加器 四、实验结果及数据处理 1． 直接在实验原理图上标记芯片的引脚。 =1 A B F
触发器是构成时序逻辑电路的基本单元
触发器是构成时序逻辑电路的基本单元，触发器按逻辑功能分为RS触发器、JK触发器、D触发器、T触发器和T′触发器等多种类型；按其电路结构分为主从型触发器和维持阻塞型触发器等。 1．JK触发器 （1）JK触发器符号及功能 JK触发器有两个稳定状态：一个状态是Q＝1，Q=0，称触发器处于“1”态，也叫置位状态；另一个状态是Q＝0，Q＝1，称触发器处于“0”态，也叫复位状态。JK触发器具有“置0”、“置1”、保持和翻转功能，符号如图l所示。 反映JK触发器的Q n和Q n、J、K之间的逻辑关系的状态表见表1。状态表中，Qn表示时钟脉冲来到之前触发器的输出状态，称为现态，Q n+1表示时钟脉冲来到之后的状态，称为次态。
图l JK触发器符号表1 JK触发器的状态表 JK触发器的特性方程为 JK触发器的种类很多，有双JK触发器74LS107，双JK触发器74LS114，741S112，74HC73，74HCT73等，有下降沿触发的，也有上升沿触发的。图l所示的JK触发器是下降沿触发的。
（2）双JK触发器74LS76 74LS76是有预置和清零功能的双JK触发器，引脚如图2所示，有16个引脚。功能表见表2，74LS76是下降沿触发的。 图2 74LS76引脚图表 2 74LS76的功能表 ①当R D＝0，S D＝1时
不论CP，J，K如何变化，触发器的输出为零，即触发器为“0”态。由于清零与CP脉冲无关，所以称为异步清零。 ②当R D＝1，S D＝0时 不论CP，J，K如何变化，触发器可实现异步置数，即触发器处于“1”态。 ③当R D＝1，S D＝1时 只有在CP脉冲下降沿到来时，根据J，Κ端的取值决定触发器的状态，如无CP脉冲下降沿到来，无论有无输人数据信号，触发器保持原状态不变。 2．D触发器 （1）D触发器符号及功能 D触发器具有置“0”和置“1”功能，其逻辑符号如图3所示，其逻辑功能为：在CP上升沿到来时，若D＝I，则触发器置1；若D＝0，则触发器置0，D触发器的特性方程为 D触发器的状态表见表3
D触发器的设计
目录 第一章绪论0 简介0 集成电路0 版图设计1 软件介绍1 标准单元版图设计1 标准单元版图设计的概念1 标准单元版图设计的历史1 标准单元的版图设计的优点2 标准单元的版图设计的特点2 第二章D触发器的介绍 2 简介2 维持阻塞式边沿D触发器3 电路工作过程3 状态转换图和时序图3 同步D触发器3 电路结构3 逻辑功能4 真单相时钟（TSPC）动态D触发器4 第三章工艺基于TSPC原理的D触发器设计5 电路图的设计5 创建库与视图5 基于TSPC原理的D触发器电路原理图5 创建D触发器版图6 设计步骤6 器件规格7 设计规则的验证及结果8 第四章课程设计总结9 参考文献 9 第一章绪论 简介 集成电路 集成电路（Integrated Circuit,简称IC）是20世纪60年代初期发展起来的一种新型半导体器件。它是经过氧化、光刻、扩散、外延、蒸铝等半导体制造工艺，把构成具有一定功能的电路所需的半导体、电阻、电容等元件及它们之间的连接导线全部集成在一小块硅片上，然后焊接封装在一个管壳内的电子器件。其封装外壳有圆壳式、扁平式或双列直插式等多种形式。是一种微型电子器件或部件，采
用一定的工艺，把一个电路中所需的晶体管、二极管、电阻、电容和电感等元件及布线互连一起，制作在一小块或几小块半导体晶片或介质基片上，然后封装在一个管壳内，成为具有所需电路功能的微型结构；其中所有元件在结构上已组成一个整体，使电子元件向着微小型化、低功耗和高可靠性方面迈进了一大步。集成电路发明者为杰克·基尔比（基于硅的集成电路）和罗伯特·诺伊思（基于锗的集成电路）。当今半导体工业大多数应用的是基于硅的集成电路。 版图设计 版图(Layout)是集成电路设计者将设计并模拟优化后的电路转化成的一系列几何图形，包含了集成电路尺寸大小、各层拓扑定义等有关器件的所有物理信息。集成电路制造厂家根据版图来制造掩膜。版图的设计有特定的规则，这些规则是集成电路制造厂家根据自己的工艺特点而制定的。不同的工艺，有不同的设计规则。设计者只有得到了厂家提供的规则以后，才能开始设计。版图在设计的过程中要进行定期的检查，避免错误的积累而导致难以修改。很多集成电路的设计软件都有设计版图的功能，Cadence 的Virtuoso的版图设计软件帮助设计者在图形方式下绘制版图。 对于复杂的版图设计，一般把版图设计分成若干个子步骤进行： （1）划分为了将处理问题的规模缩小，通常把整个电路划分成若干个模块。（2）版图规划和布局是为了每个模块和整个芯片选择一个好的布图方案。（3）布线完成模块间的互连，并进一步优化布线结果。 （4）压缩是布线完成后的优化处理过程，他试图进一步减小芯片的面积。软件介绍 目前大部分IC 公司采用的是UNIX 系统，使用版本是SunSolaris。版图设计软件通常为Cadence ，它是一个大型的EDA 软件，它几乎可以完成电子设计的方方面面，包括ASIC 设计、FPGA设计和PCB 设计。软件操作界面人性化，使用方便，安全可靠，但价格较昂贵。 标准单元版图设计 标准单元版图设计的概念 标准单元,也叫宏单元。它先将电路设计中可能会遇到的所有基本逻辑单元的版图, 按照最佳设计的一定的外形尺寸要求, 精心绘制好并存入单元库中。实际设计ASIC电路时, 只需从单元库中调出所要的元件版图, 再按照一定的拼接规则拼接, 留出规则而宽度可调的布线通道, 即可顺利地完成整个版图的设计工作了。 基本逻辑单元的逻辑功能不同, 其版图面积也不可能是一样大小的。但这些单元版图的设计必须满足一个约束条件, 这就是在某一个方向上它们的尺寸必须是完全一致的, 比如说它们可以宽窄不一, 但它们的高度却必须是完全相等的,这就是所谓的“等高不等宽”原则。这一原则是标准单元设计法得以实施的根本保证。 标准单元版图设计的历史 随着集成电路产业迅猛的发展,工艺水平不断提高,集成电路特征尺寸循着摩尔定律不断缩小。设计芯片时需要考虑的因素越来越多,芯片设计的复杂程度也越来越高。因而尽可能复用一些已经通过工艺验证的IP核可以提高设计的效率,降低芯片设计的成本。
门电路和触发器
第九节门电路和触发器 电子电路通常分模拟电子电路和数字电子电路两大类。前面介绍的放大电路属于第一类，电路中的工作信号是连续变化的电信号(模拟信号)。数字电路的基本工作信号是二进制的数字信号，它在时间上和数值上是离散的，即不是连续渐变的，而且只有0和1两个基本数字，反映在电路上就是低电平和高电平两种状态。因此在稳态时，电路中的半导体器件都是工作在开、关状态。数字电路是由几种最基本的单元电路组成的。在这些基本单元中，对元件的精度要求不高，只要在工作时能够可靠地区分0和1两种状态就可以了。数字电路中研究的主要问题是输入信号的状态(0或1)和输出信号的状态(0或1)之间的关系，即所谓逻辑关系，采用的数学工具是逻辑代数。 一、逻辑代数基础 在逻辑代数中变量具有二值性，即只有两个可能的取值“0”和“1”。 （一）基本的逻辑运算 逻辑代数的基本运算有三种，即“与”运算、“或”运算和“非”运算。 1．“与”运算也称“与”关系，它可表述为：当决定一事件的所有条件都具备之后，这事件才会而且一定会发生。在现实生活中，“与”逻辑关系很多，如图8-9－1，开关 A，B控制一盏灯Z。灯亮的条件是开关A、B同时合上。假定灯亮为“1”，不亮为“0”。开关合上为“1”。断开为“0”，把灯的状态和开关所处位置之间的关系列如表8-9-1 所示。这种表称真值表(或称功能表)，其逻辑表达式为， Z=A·B 所以“与”关系也称为逻辑乘。运算规则为：0·0＝0，0·1=0，1·0＝0，1·1＝1。 2．“或”运算：在决定一事件的各个条件中，只要具备一个或一个以上的条件，这事件就会发生，这样的因果关系称“或”逻辑关系。用并联的两个开关控制一盏灯，如图 8-9-2所示只要开关A或月有一个处于合上位置灯就会亮。按前面的假定来赋值“0”、“1”，可列出真值表如表8-9-2，其逻辑表达式为Z＝A+B。所以“或”关系也称为逻辑加。运算规则为：0+0＝0，0+1＝1，1＋0＝1，1+1＝1。
D触发器的使用
实验3 D触发器及其应用 一、实验目的 1、熟悉D触发器的逻辑功能； 2、掌握用D触发器构成分频器的方法； 3、掌握简单时序逻辑电路的设计方法。 二、实验设备 1、数字电路实验箱； 2、数字双踪示波器； 3、函数信号发生器； 4、集成电路：74LS00; 5、集成电路：74LS74; 三、实验内容 1、用74LS74 (1片)构成二分频器、四分频器，并用示波器观察波形； 简单介绍分析： (1) 74LS74:双D触发器(上升沿触发的边沿D触发器) D触发器在时钟脉冲CP的前沿(正跳变0宀1)发生翻转，触发器的次态取决于CP脉冲上升沿到来之前D端的状态，即'=D O因此，它具有置0、置1两种功能。由于在CP=1期间电路具有维持阻塞作用，所以在 CP=1期间，D端的数据状态变化，不会影响触发器的输出状态。/R D和/S D 分别是决定触发器初始状态的置0、置1端。当不需要强迫置0、置1时，/R D和/S D端都应置高电平。74LS74 (CC4013 ,74LS175 (CC4042等均为上升沿触发的边沿触发器。
(2) 74LS74引脚图：
（图 3-1 ） (3) 二分频器的连接线路原理图: 图(3-2) 实验步骤如下: a. 按照上面的连线原理图(3-2)在实验板上连好线； b. 打开电源开关； c. 在CP 端加入1kHz 的连续方波，用示波器观察 CP 1Q 2Q 各 点的 波形。 (4) 四分频器的连接线路原理图: U1A ID -1FP -1CLR T" Output "0
图（3-3） 实验步骤如下: a. 按照上面的连线原理图（3-3）在实验板上连好线； b. 打开电源开关； c. 在CP 端加入1kHz 的连续方波，用示波器观察 CP 1Q 2Q 各 点的 波形。 2、实现如图所示时序脉冲 （74LS74和74LS00各1片） CP 图（3-4） 简单介绍分析: （1）逻辑分配: Q ； Q n Vo Q n V Q n V I F 0 0 0 1 0 0 1 1 1 0 1 1 1 74L574O 1* U1B ____ 5 ii 1 > i€LK TQ CP * * Ouipul
东北大学电子实验三：基本门电路及触发器
实验三：基本门电路及触发器 实验室：信息学馆347实验台号：27 日期：___________ --- 专业班级：机械130班姓名：学号：2013309 、实验目的 1. 了解TTL门电路的原理、性能和使用方法，验证基本门电路逻辑功能。 2. 掌握门电路的设计方法。 3. 验证J-K触发器的逻辑功能。 4. 掌握触发器转换的设计方法。 、实验内容 S n A n B n A n B n A n B n （一）验证以下门电路的逻辑关系 C n A n Bi 1. 用与非门（00）实现与门逻辑关系：F=AB F AB AB A B 2. 异或门（86）: （二）：门电路的设计（二选一） 1. 用74LS00和74LS86设计半加器. 2. 用TTL与非门设计一个三人表决电路。 ABC 三个裁判，当表决某个提案时，多数人同意提案为通过。 （1为同意，0为不同意） 要求：用74LS00和74LS10芯片（三）验证JK触发器的逻辑关系 1. J-K触发器置位端、复位端及功能测试
图3-1 JK触发器(74LS112)和D触发器(74LS74) 2、设计J-K触发器转化成D触发器的电路 利用与非门和J-K触发器设计并测试逻辑功能 三、实验原理图 F 图3-2与门电路图3-3异或门电路 图3-4半加器 四、实验结果及数据处理 1.直接在实验原理图上标记芯片的引脚
2.写出实验结果。 (1)与门、异或门实验结果表(用数字万用表测量高低电平 1、0的电压值。) (2)半加器实验结果 决电路结果
(5) 输入端输出原态输出次态R D S D J K Q Q+1 01*** 1 A B C F 0000 0010 0100 0111 1000 1011 1101 1111决电路图(可以拍照 (4)表 图): A A
基本逻辑门电路知识介绍
基本逻辑门电路知识介绍 1.1 门电路的概念： 实现基本和常用逻辑运算的电子电路，叫逻辑门电路。实现与运算的叫与门，实现或运算的叫或门，实现非运算的叫非门，也叫做反相器，等等（用逻辑1表示高电平；用逻辑0表示低电平） 11.2 与门： 逻辑表达式F＝A B 即只有当输入端A和B均为1时,输出端Y才为1,不然Y为0.与门的常用芯片型号有:74LS08,74LS09等. 11.3 或门：逻辑表达式F＝A+ B 即当输入端A和B有一个为1时,输出端Y即为1,所以输入端A和B均为0时,Y才会为O.或门的常用芯片型号有:74LS32等. 11.4．非门逻辑表达式F=A
即输出端总是与输入端相反.非门的常用芯片型号有:74LS04,74LS05,74LS06,74LS14等. 11.5．与非门 逻辑表达式 F=AB 即只有当所有输入端A和B均为1时,输出端Y才为0,不然Y为 1.与非门的常用芯片型号有:74LS00,74LS03,74S31,74LS132等. 11.6．或非门：逻辑表达式 F=A+B 即只要输入端A和B中有一个为1时,输出端Y即为0.所以输入端A和B均为0时,Y才会为1.或非门常见的芯片型号有:74LS02等. 11.7．同或门: 逻辑表达式F=A B+A B 11.8.异或门：逻辑表达式F=A B+A B
11.9.与或非门：逻辑表逻辑表达式F=AB+CD A D 11.10.RS触发器： 电路结构 把两个与非门G1、G2的输入、输出端交叉连接，即可构成基本RS触发器，其逻辑电路如图7.2.1.(a)所示。它有两个输入端R、S和两个输出端Q、Q。 工作原理 : 基本RS触发器的逻辑方程为： 根据上述两个式子得到它的四种输入与输出的关系: 1.当R=1、S=0时，则Q=0,Q=1,触发器置1。 2.当R=0、S=1时，则Q=1,Q=0,触发器置0。 如上所述，当触发器的两个输入端加入不同逻辑电平时，它的两个输出端Q和Q有两种互补的稳定状态。一般规定触发器Q端的状态作为触发器的状态。通常称触发器处于某种状态，实际是指它的
实验三、基本门电路及触发器电子版实验报告
实验三：基本门电路及触发器 专业班级： 姓 学号： 一、 实验目的 1.了解TTL 门电路的原理、性能和使用方法，验证基本门电路逻辑功能， 2. 掌握门电路的设计方法。 3.验证J-K 触发器的逻辑功能。 4.掌握触发器转换的设计方法。 二、实验内容 （一）验证以下门电路的逻辑关系 1. 用与非门（00）实现与门逻辑关系：F=AB 2. 异或门（86）： (二):门电路的设计(二选一) 1.用74LS00和74LS86 设计半加器. 2.用TTL 与非门设计一个三人表决电路。 A B C 三个裁判，当表决某个提案时，多数人同意提案为通过。 （1为同意，0为不同意） 要求：用74LS00和 74LS10芯片。 （三）验证JK 触发器的逻辑关系 1．J-K 触发器置位端、复位端及功能测试。 图3-1 JK 触发器(74LS112)和D 触发器(74LS74) 2、设计J-K 触发器转化成D 触发器的电路 利用与非门和J-K 触发器设计并测试逻辑功能。 三、实验原理图 B A B A B A F ⊕=+=n n n n n n n B A B A B A S ⊕=+='n n n B A C ='
图3-2与门电路 图3-3异或门电路 图3-4半加器 四、实验结果及数据处理 1． 直接在实验原理图上标记芯片的引脚。 2． 写出实验结果。 （1）与门、异或门实验结果表（用数字万用表测量高低电平1、0的电压值。） 输入 与门 异或门 A B F U o （V ） F 0 0 0 0 1 0 1 0 0 0 1 0 0 0 0 1 1 1 3 1 （2）半加器实验结果 (3) 表决电路结果 A n B n n S ' n C ' 0 0 0 0 0 1 1 0 1 0 1 0 1 1 0 1 A B C F 0 0 0 0 0 0 1 0 0 1 0 0 0 1 1 1 =1 A B F
数字电路实验报告集成触发器及应用
姓名：xxxxxxxxxxxxxxx学号：xxxxxxxxxx . 学院：计算机与电子信息学院专业：计算机类. 班级：xxxxxxxxxxxxxxxxxx时间：2019年10月18 日. 指导教师：xxxxxxxx . 实验名称：集成触发器及应 用. 一、实验目的 1、掌握RS、JK、D触发器的基本逻辑功能测试方法； 2、掌握时序电路的设计； 二、实验原理 触发器是构成时序电路的基本逻辑单元。它具有两个稳定状态，即“0”状态和“1”状态。只有在触发信号作用下，才能从原来的稳定状态转变为新的稳定状态。因此触发器是一种具有记忆功能的电路，可作为二进制存储单元使用。 触发器种类很多，按其功能可分为基本RS触发器、JK触发器、D触发器和T触发器等；按电路的触发方式又可分为电位触发器型、主从型、维阻型、边沿触发器型等。 基本RS触发器是各种触发器中最基本的组成部分，它能存贮一位二进制信息，但有一定约束条件。例如用与非门组成的RS触发器的R'、S'不能同时为“0”，否则当R’、S’端的“0”电平同时撤销后，触发器的状态不定。因此只R'=S'=0的情况不允许出现，也就是RS=0约束条件。 基本RS触发器的用途之一是作无抖动开关。例如在图4-1所示的电路中，当开关S 接通时，由于机械开关在扳动的过程中，存在接触抖动，使得F点电压从+5V直接跃降到0V一瞬间（几十毫秒），会发生多次电压抖动，相当产生连续多个脉冲信号。如果利用这种电路产生的信号去驱动数字电路，则可能导致电路发生误动作。
图4-1 这在某些场合是绝对不允许的，为了消除机械开关的抖动，可在开关S与输入端A 之间接入一个RS触发器（见图4-2所示）,就能使F端产生很清晰的阶跃信号。那么这种带RS触发器的开关通常称为无抖动开关（或称为逻辑开关）。而把有抖动的开关称为数据开关。 图4-2 TTL集成触发器主要有三种类型：锁存器、D触发器和JK触发器。锁存器是电位型触发器。由于它存在“空翻”，不能用于计数器和移位寄存器，只能用于信息寄存器。维阻D触发器，克服了“空翻”现象，所以称作维阻型触发器。 主从型触发器，虽然克服了“空翻”，但存在一次变化问题，即在CP=1期间，J、K 端若有干扰信号，触发器可能产生误动作，这就降低了它的抗干扰能力，因而使用范围受到一定的限制。边沿触发型JK触发器抗干扰性能较好，故应用广泛。 图4-3是集成JK、D触发器的逻辑符号。图中RD为复位输入端，SD为置位输入端，端旁的小圆圈表示低电平驱动。当SD和RD端有加“0”信号驱动时，触发器的状态不受CP及控制输入端所处状态的影响。CP为时钟输入端，在SD=RD=1时，只有在CP 脉冲的作用时才使触发器状态更新。CP端有小圆圈，表示该触发器在CP产脉冲的负沿时翻转。CP端没有小圆圈，表示该触发器在CP脉冲的正沿时翻转。在部分国外的触发器符号中，CP端的小圆圈上加有尖角标志，表示该触发器是负沿触发器的边沿触发器，如图4-3(C)所示。J、D、K为触发器的控制信号输入端，它们是触发器更新状态的数据。若J、K、D有两个或两个以上的输入端时，就将这些端子画成与门的形式，如图4.3(a)、（b）中所示。Q和Q’为两个互补输出端，通常把Q=1，Q’=0的状态，定为触发器的1状态，而把Q=0，Q’=1的状态定为触发器的0状态。
基本逻辑门电路
第一节基本逻辑门电路 １、１门电路得概念: 实现基本与常用逻辑运算得电子电路，叫逻辑门电路。实现与运算得叫与门,实现或运算得叫或门,实现非运算得叫非门，也叫做反相器，等等（用逻辑1表示高电平;用逻辑０表示低电平) １1、２与门： 逻辑表达式F＝A Ｂ 即只有当输入端A与B均为1时,输出端Y才为１，不然Y为0、与门得常用芯片型号有：74ＬＳ08，７4LS09等、 1１、3 或门: 逻辑表达式F=Ａ+ B 即当输入端A与B有一个为1时，输出端Y即为1,所以输入端A与B均为0时，Ｙ才会为Ｏ、或门得常用芯片型号有：74LS3２等、 11、4.非门逻辑表达式F=Ａ 即输出端总就是与输入端相反、非门得常用芯片型号有:７4LS04，７4ＬS0５,74LＳ0６，７4LS14等、 11、５.与非门逻辑表达式 F=AB 即只有当所有输入端Ａ与B均为1时，输出端Y才为0，不然Y为１、与非门得常用芯片型号有：74ＬS０0，74LS03，７４S3１,74LS1３2等、 11、6。或非门: 逻辑表达式F=A+B
即只要输入端A与B中有一个为1时,输出端Ｙ即为０、所以输入端A与B均为0时,Ｙ才会为1、或非门常见得芯片型号有：７４LS02等、 1１、7。同或门: 逻辑表达式F=Ａ B+Ａ B Ａ F B 11、8、异或门：逻辑表达式Ｆ=A Ｂ+Ａ B Ａ Ｆ B 、9、与或非门：逻辑表逻辑表达式F=AB＋CD Ａ B C F １、10、RＳ触发器: 电路结构 把两个与非门Ｇ1、G2得输入、输出端交叉连接，即可构成基本RS触发器,其逻辑电路如图7．2．1、（ａ)所示.它有两个输入端R、Ｓ与两个输出端Q、Ｑ. 工作原理 : 基本ＲS触发器得逻辑方程为: =1 =1 ＆ ≥1