数字逻辑第四版白中英第五章
第五章可编程逻辑
5.1 PLD 的基本概念
5.2 现场可编程门阵列FPGA
5.3 在系统可编程ISP
5.4 可编程逻辑的原理图方式设计
5.5 可编程逻辑的VHDL文本方式设计
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5.1 PLD的基本概念
5.1.1 可编程阵列
5.1.2 PLD的类型
5.1.1 可编程阵列
1.与阵列
图5.1 与阵列
图5.2例１的与阵列编程
2.或阵列
或阵列如图5.3所示，可编程矩阵的输出连接到或门上。
图5.3 或阵列图5.4 例3的与-或阵列编程
3.可编程连接技术
图5.5 SRAM 为基的与阵列概念
5.1.2 PLD的类型1.简单可编程逻辑器件SPLD
图5.6SPLD内部结构框图
2.复杂可编程逻辑器件CPLD
CPLD本质上是：利用可编程的互连总线连接起来的多路SPLD。
图5.7 CPLD结构框图
5.2 现场可编程门阵列FPGA
5.2.1 FPGA的基本结构
5.2.2 可组态逻辑块CLB
5.2.3 SRAM为基础的FPGA
5.2.1 FPGA的基本结构
图5.8FPGA的基本结构框图
5.2.2 可组态逻辑块CLB
图5.9基本可组态CLB
图5.10 FPGA中一个逻辑模块的框图
图5.11 LUT编程后用作SOP表达式输出
5.2.3 SRAM为基础的FPGA
图5.12 可变FPGA配置的基本概念
5.3 在系统可编程ISP
5.3.1 ispLSI器件的体系结构
5.3.2 在系统编程原理
5.3.1 ispLSI器件的体系结构1.ispLSI 1032框图和巨块的组成
图5.13 ispLSI 1032的体系结构框图和引脚图
2.通用逻辑块GLB
图5.14 GLB的结构框图
图5.15 GLB的标准组态
3.布线区
图5.16 ORP逻辑图
数字逻辑第五章课后习题答案
数字逻辑第五章课后习题答案 5-1、解：(1) 列出电路的激励函数和输出函数表达式： 1111J K CP CP ==??=? 22321,1J Q K CP Q ?==??=?? 323331 ,1 J Q Q K CP Q ?==?? =?? Q 1n+1)； Q 2n+1); Q 3 n+1) (2) (4) 功能描述：由状态图可知，此电路为一带自启动能力的六进制计数器。 1 2 3 4 5 6 7 8 CP Q 1 Q 2 Q 3 时间图
5-2、解：表5.29所示为最小化状态表，根据状态分配原则，无“列”相邻（行相邻在脉冲异步时序电路中不适用。），在“输出”相邻中，应给AD、AC分配相邻代码。取A为逻辑0，如下卡诺图所示，状态赋值为：A=00，B=11；C=01；D=10。于是，二进制状态表 如下，根据D触发器的激励表可画出CP2、D2、CP1、D1、Z的卡诺图， 二进制状态表 状态编码 D触发器的激励表
5-3、解： 原始状态图 5-4、解：（1）写出电路的激励函数和输出函数表达式： Y 2=x 2+x 12x 1(2)作状态流程表： （3）作时间图：
设输入状态x2x1的变化序列为00 01 11 10 00 10 11 01.初始总态为（x2x1,y2y1）=(00,00). 从本题的状态流程表推演出总响应序列为 总态响应序列表 x2 x1 y2 y1 Z 时间图 （4）电路功能：当输入状态x2x1的变化序列为01 11 10 00时，电路输出高电平1，其余情况输出低电平0.因此，该电平异步时序电路为01 11 10 00序列检测器。 5-5、解： 时间图如下
数字逻辑_习题四_答案
习题四部分习题参考答案 4.1 将下列函数简化，并用与非门和或非门画出逻辑电路图。& （3）C B C A D C A B A D C B A F +++=),,,( 解：化简得F=C B C A B A ++ F 的与非式为：F=C B C A B A ?? ，逻辑电路图如图1所示。 F 的或非式为：F=C B A C B A C B A ABC F +++++=+=，逻辑电路 图如图2所示。 图1 图2 4.3分析图4.59所示的逻辑电路图，并说明其逻辑功能。 解：（1）由逻辑电路图写出逻辑表达式并化简可得： D C D B D C D B F D BC D C B D C A D BC D C B D C A F CD ABD CD ABD F +=?=++=??=+=?=012 （2）根据逻辑表达式，其逻辑功能如表所示。 1 C 1 & 1 & & & & & & A B ≥1 0 ≥1 ≥1 ≥1 A C B ≥1 ≥1 F
由真值表可知，DCBA 表示的二进制数，当该值小于等于5，F0＝1，当当该值小于等于10，大于5，F1＝1，当该值小于等于15，大于10，F2=1。 4.4 试分析图4.60 所示的码制转换电路的工作原理 答：①写出逻辑表达式 001G B B =⊕ 112G B B =⊕ 223G B B =⊕ 33G B = D C B A F2 F1 F0 输 入 输 出 0 0 0 0 0 1 0 0 0 1 0 0 1 0 0 1 0 0 0 1 0 0 1 1 0 0 1 0 1 0 0 0 0 1 0 1 0 1 0 0 1 0 1 1 0 0 1 0 0 1 1 1 0 1 0 1 0 0 0 0 1 0 1 0 0 1 0 1 0 1 0 1 0 0 1 0 1 0 1 1 1 0 0 1 1 0 0 1 0 0 1 1 0 1 1 0 0 1 1 1 0 1 0 0 1 1 1 1 1 0 0
数字逻辑课后 第五章
第五章 习题答案 1. 画出与阵列编程点 解： --- 2. 画出或阵列编程点 解： ----X 1X 2X 3X 4 3. 与、或阵列均可编程，画出编程点。 解;
1 A -B B -F 3 2 4. 4变量LUT 编程 解： A 0A 1A 2A 3 SOP 输出 5. 用VHDL 写出4输入与门 解： 源代码： LIBRARY IEEE ； USE IEEE .STD_LOGIC_1164.ALL ； ENTITY and4 IS PORT (a ，b ，c ，d ：IN STD_LOGIC ； x ：OUT STD_LOGIC ）； END and4； ARCHITECTURE and4_arc OF and4 IS BEGIN x ＜＝a AND b AND c AND d ； END and4_arc ； 6. 用VHDL 写出4输入或门 解： 源代码： LIBRARY IEEE ；
USE IEEE.STD_LOGIC_1164.ALL； ENTITY or4 IS PORT (a，b，c，d：IN STD_LOGIC； x：OUT STD_LOGIC）； END or4； ARCHITECTURE or4_arc OF or4 IS BEGIN x＜＝a OR b OR c OR d； END or4_arc； 7.用VHDL写出SOP表达式 解：源代码： LIBRARY IEEE； USE IEEE.STD_LOGIC_1164.ALL； ENTITY sop IS PORT (a，b，c，d，e，f：IN STD_LOGIC； x：OUT STD_LOGIC）； END sop； ARCHITECTURE sop_arc OF sop IS BEGIN x＜＝(a AND b) OR (c AND d) OR (e AND f)； END sop_arc； 8.用VHDL写出布尔表达式 解：源代码： LIBRARY IEEE； USE IEEE.STD_LOGIC_1164.ALL； ENTITY boolean IS PORT (a，b，c：IN STD_LOGIC； f：OUT STD_LOGIC）； END boolean； ARCHITECTURE boolean_arc OF boolean IS BEGIN f＜＝(a OR (NOT b)OR c) AND (a OR b OR(NOT c))AND ((NOT a) OR (NOT b) OR (NOT c))； END boolean_arc； 9.用VHDL结构法写出SOP表达式 解：源代码：
数字逻辑(第六版 白中英)课后习题答案
第七章 A/D 转换与D/A 转换 1 ADC ：模/数转换器analogue digital converter ； DAC ：数/模转换器 digital analogue converter ； DSP ：数字信号处理器 digital signal processor 。 2. 3. 4
答：二进制编码0011来自ADC 输出，它通过丢失台阶来指示。可能情况下，转换器的输出“3”被粘住在不活动的状态（低电平）。 5. 由电路图知，R 0是输入二进制吗最低位对应的权电阻，所以有 V V K K V K R R K R D V R R V K R R K R R K R R o f i i i REF f o 0625.4)212121(2 5105代入得： ,10,5其中,22,108/,204/,402/023333 03030201-=?+?+??ΩΩ-=Ω==Ω=??-=Ω==Ω==Ω==∑= 6. （1）8为D/A 转换器的最小输出电压增量，即是数字量00000001对应的模拟电压量，或数字量每增加一个单位，输出模拟电压的增加量。输入代码01001101对应的模拟电压为： Vo ＝0.02(26+23+22+20)＝1.54 V （2）8位转换器的分辨率百分数为： %3922.0%100121 8 =?- （3）若要求D/A 转换器的精度小于0.25%，则其分辨率应小于0.5%，因此，这一8位D/A 转换器可满足系统的精度要求。 7. （1）仅最高位接通时，R 10提供的电流为 mA V I 11010103 10=Ω?= 由于最高位电阻的容差所造成的电流误差为： A mA μ5.0%)05.0(1±=±? （2）首先求最低位电阻的阻值 Ω=-?=M R R 12.51210101 仅最低位接通时，R1提供的电流为 A V I μ953.11012.5106 1=Ω?= 最低位造成的电流误差为： A A μμ009765.0%)5(953.1±=±? 对于权电阻网络的D/A 转换器，数字量的位数越多，高低位权电阻的阻值相差越大；相同容 差下，由于各电阻所在位的权值不同，所引入的误差相差也越大。
数字逻辑武汉工程大学第四版
武汉工程大学数学逻辑答案 第3章 组合逻辑电路 3.1解题指导 例3-1 试写出图3-1所示电路输出F 的表达式。74148为优先编码器。其功能见表3-1所示。 表3-1 74148的真值表 解：图3-1中电路的74148的70~I I 虽然都接地，但只对7I 编码，74151的A 2A 1A 0等于74148的012A A A 等于000，使F =D 0=A 。 例3-2 试分析图3-2所示电路的逻辑功能。 图3-1 例3-1逻辑图 B A 0 5图3-2 例3-2 的逻辑图
解：题示电路中74138的A 2=0，使74138变成2线-4线译码器。AB =00时，00=F 1321===F F F 。 若此时CD =00，则F =D 0=0；而CD ≠00时，F ≠D 0，F =1。故该电路的功能为AB =CD 时，输出F =0，AB ≠CD 时，F =1。 例3-3人类有四种基本血型—A 、B 、AB 、O 型。输血者与受血者的血型必须符合下述原则：O 型血可以输给任意血型的人，但O 型血只能接受O 型血；AB 型血只能输给AB 型，但AB 型能接受所有血型；A 型血能输给A 型和AB 型，但只能接受A 型或O 型血；B 型血能输给B 型和AB 型，但只能接受B 型或O 型血。试用与非门设计一个检验输血者与受血者血型是否符合上述规定的逻辑电路。如果输血者与受血者的血型符合规定电路输出“1”（提示：电路只需要四个输入端。它们组成一组二进制代码，每组代码代表一对输血—受血的血型对）。 解：用变量A 、B 、C 、D 表示输血者、受血者的血型对作为输入变量，用F 表示血型是否符合作为输出变量。得到血型与二进制数间的对应关系，从而得到真值表如表3-2所示。 血型与二进制数对应关系 表 由真值表画出卡诺图如图3-3所示。 由卡诺图得表达式如下：C B CD D A B A C B CD D A B A F ???=+++= 由表达式画出逻辑图如图3-4所示。 B O A B
《数字逻辑》(白中英)(第六版)习题解答
《数字逻辑》（白中英）（第六版） 习题解答 第1章开关理论基础 1、将下列十进制数化为二进制数和八进制数： 十进制二进制八进制 49 110001 61 53 110101 65 127 1111111 177 635 1001111011 1173 7.493 111.011111100 7.374 79.43 1001111.0110110 117.33 2、将下列二进制数转换成十进制数和八进制数： 二进制十进制八进制 1010 10 12 111101 61 75 1011100 92 134 0.10011 0.59375 0.46 101111 47 57 01101 13 15 3、将下列十进制数转换成8421BCD码： 1997=0001 1001 1001 0111 65.312=0110 0101.0011 0001 0010 3.1416=0011.0001 0100 0001 0110 0.9475=0.1001 0100 0111 0101 4、一个电路有三个输入端A、B、C，当其中有两个输入端为高电平时，输出X
为高电平，试列出真值表，并写出X 的逻辑表达式。 [解]： 先列出真值表，然后写出X 的逻辑表达式 C AB C B A BC A X ++= 5、求下列函数的值： 当A,B,C 为0,1,0时： BC B A +=1 ))((C B A C B A ++++=1 B C A B A )(+=1 当A,B,C 为1,1,0时： BC B A +=0 ))((C B A C B A ++++=1 B C A B A )(+=1 当A,B,C 为1,0,1时： BC B A +=0 ))((C B A C B A ++++=1 B C A B A )(+=0 6、用真值表证明恒等式 C B A C B A ⊕⊕=⊕⊕ 成立。 证明： 所以由真值表得证。
白中英版 数字逻辑 第二章答案
第二章 组合逻辑 1. 分析图中所示的逻辑电路，写出表达式并进行化简 2. 分析下图所示逻辑电路，其中S3、S2、S1、S0为控制输入端，列出真值表，说明 F 与 A 、B 的关系。 F1= F2= F=F 1F 2= B F = AB + B = AB F = AB BABC CABC = AB + AC + BC + BC = AB + BC + BC 1 S B BS A ++3 2 S B A ABS +1 S B BS A ++
3. 分析下图所示逻辑电路，列出真值表，说明其逻辑功能。 解： F1== 真值表如下： 当B ≠C 时， F1=A 当B=C=1时， F1=A 当B=C=0时， F1=0 F2= 真值表如下： C B BC A C AB C B A +++ABC C B A C B A ++A B C F 0 0 00 0 10 1 00 1 11 0 01 0 11 1 01 1 1 001101 00AC BC AB C A C B B A ++=++
当A 、B 、C 三个变量中有两个及两个以上同时为“1”时，F2 = 1 。 4.图所示为数据总线上的一种判零电路，写出F 的逻辑表达式，说明该电路的逻辑功能。 解：F= 只有当变量A0~A15全为0时，F = 1；否则，F = 0。 因此，电路的功能是判断变量是否全部为逻辑“0”。 5. 分析下图所示逻辑电路，列出真值表，说明其逻辑功能 解： 真值表如下： 因此，这是一个四选一的选择器。 6. 下图所示为两种十进制数代码转换器，输入为余三码，输出为什么代码？ 解： A B C F 0 0 00 0 10 1 00 1 11 0 01 0 11 1 01 1 1 000011 111514131211109876543210A A A A A A A A A A A A A A A A +++301201101001X A A X A A X A A X A A F +++=
数字逻辑 白中英 第六版 答案
第六章习题答案 1现有D触发器组成的三个n位寄存器，需要连接起来传送数据。当控制信号S a有效时，执行（Ra）→Rc的操作；当控制信号S b有效时，执行（R b）→R C的操作。试写出连接电路的逻辑表达式，并画出逻辑电路图。解： Rc = Ra·Sa·LDC + Rb·Sb·LDC 2 现有D触发器组成的四个8位寄存器，要求它们之间实现数据传送，试设计连接电路。 解： BUS 3 ALU的输出端一般带有一个移位器，其功能为：①ALU输出正常传送；②ALU输出左移1位（ALU i+1）传送；③ALU输出右移一位（ALU i-1）传送。试设计移位器的逻辑电路。 解：
4 一个系统有A,B两条总线，为了接收来自任何一条总线上的数据并驱动任何一条总线，需要一个总线缓冲寄存器。请用D触发器和三态门设计一个总线缓冲寄存器。 解： 5 试构造能完成下列程序操作的ASM图： （a）if X = N, then … 。 （b）if X≠N, then …, else …。 解：
（c）for X from A to B, step C, do… 。解：
（d）while X = Y, do …。 解： （e）if X > N OR X < O, then …, else …。解：
6 有一个数字比较系统，它能对两个8位二进制进行比较。其操作过程如下：先将两个8位二进制数存入寄存器A和B, 然后进行比较，最后将大数移入寄存器A中。要求： ⑴画出此系统方框图，并构造ASM流程图。 ⑵设计一个计数器型控制器。 解：（1）
②状态转移真值表
数字逻辑白中英第六版习题解答
数字逻辑》（白中英）（第六版） 习题解答 第1 章开关理论基础 1、将下列十进制数化为二进制数和八进制数： 十进制二进制八进制 49 110001 61 53 110101 65 127 1111111 177 635 1001111011 1173 7.493111.0111111007.374 79.431001111.0110110117.33 2、将下列二进制数转换成十进制数和八进制数： 二进制十进制八进制 1010 10 12 111101 61 75 134 1011100 92 0.46 0.10011 0.59375 101111 47 57 01101 13 15 3、将下列十进制数转换成8421BCD 码： 1997=0001 1001 1001 0111 65.312=0110 0101.0011 0001 0010 3.1416=0011.0001 0100 0001 0110 0.9475=0.1001 0100 0111 0101 4、一个电路有三个输入端A、B、C,当其中有两个输入端为高电平时，输出X
为高电平，试列出真值表，并写出X的逻辑表达式［解］:先列出真值表，然后写出X的逻辑表达式 ABC X 0 0 00 0 0 10 0 1 00 0 1 11 1 0 00 1 0 11 1 1 01 1 1 10 X 二ABC ABC ABC 5、求下列函数的值： 当A,B,C 为0,1,0 时：AB BC =1 (A B C)(A B C) =1 (AB AC)B =1 当A,B,C 为1,1,0 时：AB BC =0 (A B C)(A B C) =1 (AB AC)B =1 当A,B,C 为1,0,1 时：AB BC =0 (A B C)(A B C) =1 (AB AC)B =0 6用真值表证明恒等式A二B二C=A二B二C成立。 证明: ■----- ■ ■ --------------------- ------------------------- ■ ABC A十B十C A十B十C 0 0 0 0 0 0 0 1 1 1 0 1 0 1 1 0 1 1 0 0 1 0 0 1 1 1 0 1 0 0 1 1 0 0 0 1 1 1 1 1 所以由真值表得证。 7、证明下列等式 (1) A A B二A B 证明：左边=A - AB
数字设计原理与实践_第四版_课后习题答案
第1章习题参考答案: 1-6一个电路含有一个2输入与门（AND2），其每个输入/输出端上都 连接了一个反相器；画出该电路的逻辑图，写出其真值表；能否将该 电路简化？ 解：电路图和真值表如下： 由真值表可以看出，该电路与一个2输入或门（OR2）相同。 第2章习题参考答案: 2.2将下面的八进制数转换成二进制数和十六进制数。 (a)12348=10100111002=29C16 (b)1746378=11111001100111112=F99F16 (c)3655178=111101011010011112=1EB4F16 (d)25353218=101010111010110100012=ABAD116 (e)7436.118=111100011110.0010012=F1E.2416 (f)45316.74748=100101011001110.11110011112=4ACE.F2C16 2.3将下面的十六进制数转换为二进制数和八进制数。 (a)102316=10000001000112=100438 (b)7E6A16=1111110011010102=771528
(c)ABCD16=10101011110011012=1257158 (d)C35016=11000011010100002=1415208 (e)9E36.7A16=1001111000110110.011110102=117066.3648 (f)DEAD.BEEF16=1101111010101101.10111110111011112 =157255.5756748 2.5将下面的数转换成十进制数。 (a)11010112=107(b)1740038=63491(c)101101112=183 (d)67.248=55.3125(e)10100.11012=20.8125(f)F3A516= 62373 (g)120103=138(h)AB3D16=43837(i)71568=3694 (j)15C.3816=348.21875 2.6完成下面的数制转换。 (a)125=11111012(b)3489=66418(c)209=110100012 (d)9714=227628(e)132=100001002(f)23851=5D2B16 (g)727=104025(h)57190=DF6616(i)1435=26338 (j)65113=FE5916 2.7将下面的二进制数相加，指出所有的进位： (a)S：1001101C：100100 (b)S:1010001C:1011100
数字逻辑课程作业答案
数字逻辑课程作业_A 交卷时间：2016-05-04 16:55:11 一、单选题 1. (4分)如图x1-275 ? A. (A) ? B. (B) ? C. (C) ? D. (D) 纠错 得分：0 知识点：第一章 收起解析 答案D 解析第一章补码 2. (4分)以下电路中常用于总线应用的有() ? A. TSL门 B.OC门 C. 漏极开路门 D.CMOS与非门纠错 得分：0 知识点：第三章 收起解析 答案A 解析第三章其他类型的TTL与非门电路
3. (4分)如果异步二进制计数器的触发器为10个，则计数状态有（）种 ? A. A：20 ? B. B：200 ? C. C：1000 ? D. D：1024 纠错 得分：0 知识点：第九章 收起解析 答案D 解析第九章计数器 4. (4分)用n个触发器构成的计数器，可得到的最大计数模是（） ? A. (A) n ? B. (B) 2n ? C. (C) 2n ? D. (D)2n-1 纠错 得分：4 知识点：第六章 收起解析 答案C 解析第六章触发器电路结构和工作原理 5.
? A. (A) ? B. (B) ? C. (C) ? D. (D) 纠错 得分：0 知识点：第四章 收起解析 答案C 解析第四章组合逻辑电路的分析6. (4分)如图x1-229 ? A. (A) ? B. (B) ? C. (C) ? D. (D) 纠错 得分：0 知识点：第五章 收起解析 答案D 解析第五章译码器 7.
? A. (A) ? B. (B) ? C. (C) ? D. (D) 纠错 得分：0 知识点：第十一章 收起解析 答案C 解析第十一章数字系统概述8. (4分)化简如图h-d-1-22 ? A. A ? B. B ? C. C ? D. D 纠错
数字逻辑 习题与答案
习题与答案 《数字逻辑与数字系统（第四版）》，白中英 第1章习题P30 7 证明下列等式 (2) AC AB C AB C B A ABC +=++ 证明: AB AC ABC C AB C B A ABC +=+++=左式 8 用布尔代数简化下列各逻辑函数表达式 (4) C AB C B BC A AC F +++= 解: BC BC BC A C B A BC C B A BC A ABC C B A C B BC A AC F =+=++=+++=++++=) () )(())()(( 9 将下列函数展开为最小项表达式 (1) )(),,(C B A C B A F += 解: ∑=+++++=+++++=+++=+++=+=() 7,6,5,4,1()()()()(),,(m C B A C B A C B A C B A C AB ABC C B A C B A C C B A C C AB C B A C B A B A AB C B A A B B A C B A C B A F 10 用卡诺图化简下列各式 （2） C B A D A B A D C AB CD B A F ++++= 解： C 由卡诺图知，D A B A F +=
（4） ∑∑ +=?)11,10,9,3,2,1()15,14,13,0(),,,(m D C B A F 解： A C AD AC B A F ++= 12 逻辑函数 A C C B B A X ++=，试用真值表、卡诺图、逻辑图、波形图表示该函数。 解：（1）真值表 （2）卡诺图 （3）逻辑图 （4）波形图 14 输入信号A ，B ，C 的波形如图P1.2所示，试画出电路输出F1、F2的波形图 B F C B A
数字逻辑第五章
第五章触发器 ---------------------------------------------------------------------------- 1 : 具有：置0、置1、保持和翻转功能的触发器是（）。 A:JK触发器 B:SR触发器 C:D触发器 D:T触发器 您选择的答案: 正确答案： A 知识点：JK触发器的特性为：J=0，K=0时，Q状态为保持;J=0，K=1时，Q状态为置0;J=1，K=0时，Q状态为置1;J=1，K=1时，Q状态为翻转---------------------------------------------------------------------------- 2 : 对于JK触发器，输入J＝0，K＝1，CLK脉冲作用后，触发器的次态应为（）。 A:0 B:1 C:Q' D:不确定 您选择的答案: 正确答案： A 知识点：JK触发器的特性为：J=1，K=1时，Q状态为翻转，即Q= Q’ ---------------------------------------------------------------------------- 3 : 有一个或非门构成的SR锁存器，欲使该锁存器保持原态即Q*=Q,则输入信号应为（）。 A:S＝R＝0 B:S＝R＝1 C:S＝1，R＝0 D:S＝0，R＝1 您选择的答案: 正确答案： A 知识点：或非门构成的SR锁存器的特性为：R=1, S=0 Q*=0, Q*’=1，即锁存器被置0（0状态）；R=0, S=1 Q*=1, Q*’=0，即锁存器被置1（1状态）；R=S=0，Q*=Q，即锁存器保持原态；R= S=1 Q*=Q*’=0，此为不允许输入。 ---------------------------------------------------------------------------- 4 : JK触发器要实现Q*=1时，J、K端的取值为（）。 A:J=0,K=1 B:J=0,K=0 C:J=1,K=1 D:J=1,K=0
数字逻辑(第六版 白中英)课后习题答案
第五章习题答案 1. 画出与阵列编程点 解： --- 2. 画出或阵列编程点 解： ----X 1X 2X 3X 4 3. 与、或阵列均可编程，画出编程点。 解;
1 A -B B -F 32 4. 4变量LUT 编程 解： A 0A 1A 2A 3 SOP 输出 5. 用VHDL 写出4输入与门 解：源代码： LIBRARY IEEE ； USE IEEE .STD_LOGIC_1164.ALL ； ENTITY and4 IS PORT (a ，b ，c ，d ：IN STD_LOGIC ； x ：OUT STD_LOGIC ）； END and4； ARCHITECTURE and4_arc OF and4 IS BEGIN x ＜＝a AND b AND c AND d ； END and4_arc ； 6. 用VHDL 写出4输入或门
解：源代码： LIBRARY IEEE； USE IEEE.STD_LOGIC_1164.ALL； ENTITY or4 IS PORT (a，b，c，d：IN STD_LOGIC； x：OUT STD_LOGIC）； END or4； ARCHITECTURE or4_arc OF or4 IS BEGIN x＜＝a OR b OR c OR d； END or4_arc； 7.用VHDL写出SOP表达式 解：源代码： LIBRARY IEEE； USE IEEE.STD_LOGIC_1164.ALL； ENTITY sop IS PORT (a，b，c，d，e，f：IN STD_LOGIC； x：OUT STD_LOGIC）； END sop； ARCHITECTURE sop_arc OF sop IS BEGIN x＜＝(a AND b) OR (c AND d) OR (e AND f)； END sop_arc； 8.用VHDL写出布尔表达式 解：源代码： LIBRARY IEEE； USE IEEE.STD_LOGIC_1164.ALL； ENTITY boolean IS PORT (a，b，c：IN STD_LOGIC； f：OUT STD_LOGIC）； END boolean； ARCHITECTURE boolean_arc OF boolean IS BEGIN f＜＝(a OR (NOT b) OR c) AND (a OR b OR (NOT c)) AND ((NOT a)OR (NOT b) OR (NOT c))； END boolean_arc；
《数字逻辑》(第二版)习题答案 第五章
习题五 1. 简述时序逻辑电路与组合逻辑电路的主要区别。 解答 组合逻辑电路:若逻辑电路在任何时刻产生的稳定输出值仅仅取决于该时刻各输入值的组合，而与过去的输入值无关，则称为组合逻辑电路。组合电路具有如下特征： ①由逻辑门电路组成，不包含任何记忆元件； ②信号是单向传输的，不存在任何反馈回路。 时序逻辑电路:若逻辑电路在任何时刻产生的稳定输出信号不仅与电路该时刻的输入信号有关，还与电路过去的输入信号有关，则称为时序逻辑电路。时序逻辑电路具有如下特征： ○1电路由组合电路和存储电路组成，具有对过去输入进行记忆的功能； ○2电路中包含反馈回路，通过反馈使电路功能与“时序”相关； ○3电路的输出由电路当时的输入和状态(过去的输入)共同决定。 2. 作出与表1所示状态表对应的状态图。 表1 状态表
解答 根据表1所示状态表可作出对应的状态图如图1所示。 图1 3. 已知状态图如图2所示，输入序列为x=11010010，设初始状态为A，求状态和输出 响应序列。 图 2 解答 状态响应序列：A A B C B B C B 输出响应序列：0 0 0 0 1 0 0 1
4. 分析图3所示逻辑电路。假定电路初始状态为“00”，说明该电路逻 辑功能 。 图 3 解答 ○1 根据电路图可写出输出函数和激励函数表达式为 x K x,J ,x K ,xy J y xy Z 111121 2===== ○2 根据输出函数、激励函数表达式和JK 触发器功能表可作出状态表如表2所示， 状态图如图4所示。 表2 图4
○3 由状态图可知，该电路为“111…”序列检测器。 5. 分析图5所示同步时序逻辑电路，说明该电路功能。 图5 逻辑电路图 解答 ○1 根据电路图可写出输出函数和激励函数表达式为 ) (D ,x y x D y y x Z 21112121 212y x y y y y y x ⊕=+=+= ○2 根据输出函数、激励函数表达式和D 触发器功能表可作出状态表如表3所示， 状态图如图6所示。 表3
数字逻辑课后第五章
第五章习题答案 1. 画出与阵列编程点 解： 2. 画出或阵列编程点 解： 3. 与、或阵列均可编程，画出编程点解； A A B B C C X i X2 X3 X4
4. 4变量LUT 编程 解: 5. 用VHDL 写出4输入与门 解: 源代码： LIBRARY IEEE ; USE IEEE.STD_LOGIC_1164.ALL ; ENTITY an d4 IS PORT (a, b , c , d : IN STD_LOGIC ; x : OUT STD_LOGIC ); END an d4; ARCHITECTURE an d4_arc OF and4 IS BEGIN x v = a AND b AND c AND d ; END an d4_arq 6. 用VHDL 写出4输入或门 解: 源代码： LIBRARY IEEE ; rr A 眞 B B c 丄 F i F 2 F 3 A 。 A i A 2 A 3 SOP 输 出
USE IEEE.STD_LOGIC_1164.ALL ； ENTITY or4 IS PORT (a，b，c，d：IN STD_LOGIC ；x：OUT STD_LOGIC )；END or4； ARCHITECTURE or4_arc OF or4 IS BEGIN x v = a OR b OR c OR d; END or4_arc； 7. 用VHDL 写出SOP 表达式 解：源代码： LIBRARY IEEE； USE IEEE.STD_LOGIC_1164.ALL ； ENTITY sop IS PORT (a，b，c，d，e，f：IN STD_LOGIC ；x：OUT STD_LOGIC )； END sop； ARCHITECTURE sop_arc OF sop IS BEGIN x v = (a AND b) OR (c AND d) OR (e AND f); END sop_arc； 8. 用VHDL 写出布尔表达式 解：源代码： LIBRARY IEEE； USE IEEE.STD_LOGIC_1164.ALL ； ENTITY boolean IS PORT (a，b，c：IN STD_LOGIC ；f：OUT STD_LOGIC )； END boolean ； ARCHITECTURE boolean_arc OF boolean IS BEGIN f v= (a OR (NOT b) OR c) AND (a OR b OR (NOT c)) AND ((NOT a) OR (NOT b) OR (NOT c))；END boolean_arc； 9. 用VHDL 结构法写出SOP 表达式 解：源代码：
数字逻辑(第六版 白中英)课后习题答案
第四章习题答案1.设计4个寄存器堆。 解： 寄存器组 2. 设计具有4个寄存器的队列。 解： 输入数据输出数据 3．设计具有4个寄存器的堆栈 解：可用具有左移、右移的移位寄存器构成堆栈。
栈顶 SR 1 SR 2 SR 3 输入数据 输出数据 压入弹出 4．SRAM 、DRAM 的区别 解：DRAM 表示动态随机存取存储器，其基本存储单元是一个晶体管和一个电容器，是一种以电荷形式进行存储的半导体存储器，充满电荷的电容器代表逻辑“1”，“空”的电容器代表逻辑“0”。数据存储在电容器中，电容存储的电荷一般是会慢慢泄漏的，因此内存需要不时地刷新。电容需要电流进行充电，而电流充电的过程也是需要一定时间的，一般是0.2-0.18微秒（由于内存工作环境所限制，不可能无限制的提高电流的强度），在这个充电的过程中内存是不能被访问的。DRAM 拥有更高的密度，常常用于PC 中的主存储器。 SRAM 是静态的，存储单元由4个晶体管和两个电阻器构成，只要供电它就会保持一个值，没有刷新周期，因此SRAM 比DRAM 要快。SRAM 常常用于高速缓冲存储器，因为它有更高的速率； 5. 为什么DRAM 采用行选通和列选通 解：DRAM 存储器读/写周期时，在行选通信号RAS 有效下输入行地址，在列选通信号CAS 有效下输入列地址。如果是读周期，此位组内容被读出；如果是写周期，将总线上数据写入此位组。由于DRAM 需要不断刷新，最常用的是“只有行地址有效”的方法，按照这种方法，刷新时，是在RAS 有效下输入刷新地址，存储体的列地址无效，一次选中存储体中的一行进行刷新。每当一个行地址信号RAS 有效选中某一行时，该行的所有存储体单元进行刷新。 6. 用ROM 实现二进制码到余3码转换 解：真值表如下： 8421码 余三码 B B 2 B 1 G G 2G 33
数字逻辑(第四版)复习大纲..
第一章数和编码 第一节数制及其转换 一、数字信号(Analog Signal)与模拟信号(Digital Signal) 我们日常生活中接触的数据有两种：模拟数据和数字数据。模拟数据(Analog Data)是由传感器采集得到的连续变化的值，例如温度、压力，以及目前在电话、无线电和电视广播中的声音和图像。数字数据(Digital Data)则是模拟数据经量化后得到的离散的值，例如在计算机中用二进制代码表示的字符、图形、音频与视频数据。目前，ASCII 美国信息交换标准码(American Standard Code for Information Interchange)已为ISO国际标准化组织和CCITT国际电报电话咨询委员会所采纳，成为国际通用的信息交换标准代码，使用7位二进制数来表示一个英文字母、数字、标点或控制符号；图形、音频与视频数据则可分别采用多种编码格式。 1、模拟信号与数字信号 不同的数据必须转换为相应的信号才能进行传输：模拟数据一般采用模拟信号，例如用一系列连续变化的电磁波(如无线电与电视广播中的电磁波)，或电压信号(如电话传输中的音频电压信号)来表示；数字数据则采用数字信号，例如用一系列断续变化的电压脉冲(如我们可用恒定的正电压表示二进制数1，用恒定的负电压表示二进制数0)，或光脉冲来表示。当模拟信号采用连续变化的电磁波来表示时，电磁波本身既是信号载体，同时作为传输介质；而当模拟信号采用连续变化的信号电压来表示时，它一般通过传统的模拟信号传输线路(例如电话网、有线电视网)来传输。当数字信号采用断续变化的电压或光脉冲来表示时，一般则需要用双绞线、电缆或光纤介质将通信双方连接起来，才能将信号从一个节点传到另一个节点。 2、模拟信号与数字信号之间的相互转换 模拟信号和数字信号之间可以相互转换：模拟信号一般通过PCM脉码调制(Pulse Code Modulation)方法量化为数字信号，即让模拟信号的不同幅度分别对应不同的二进制值，例如采用8位编码可将模拟信号量化为2^8=256个量级，实用中常采取24位或30位编码；数字信号一般通过对载波进行移相(Phase Shift)的方法转换为模拟信号。计算机、计算机局域网与城域网中均使用二进制数字信号，目前在计算机广域网中实际传送的则既有二进制数字信号，也有由数字信号转换而得的模拟信号。但是更具应用发展前景的是数字信号。 二、数制（Numeration System） 对于日常生活中的数值，必须有一个约定俗成的写法和读法，数值的这一约定俗成的写法和读法叫数制。 常用的数制是进位计数制，简称进位制，即按进位方式实现计数的制度。进位计数制包括两个基本的因素：基数和位权。基数：是计数制中所用到的数码的个数。基数为N的计数制中，包含0，1，……，N-1等数码，进位规律是“逢N进一”，每个数位计满N就向高位进1。位权：在一个进位计数制表示的数中，处在不同数位的数码，代表着不同的数值，某一个数位的数值是由这一位数码的值乘上处在这位的一个固定常数。不同数位上的固定常数称为位权值，简称位权。所以一个数的值为基数乘以位权的累加和。 1、二进制（Binary）
报告第五章 同步时序逻辑电路的习题 数字逻辑.doc
第五章 同步时序逻辑电路的习题 一、基本知识点 1、时序逻辑电路的一般结构 特点：a 、有存储电路（记忆元件）；有组合电路（特殊时可没有） b 、包含反馈电路，电路功能与“时序”相关 c 、输出不仅与输入（X ）有关，而且与存储状态（Y ）有关 分类：（1）Mealy 型 Z ＝F （X ，Q ） 输出是电路的输入和现态的函数（注意输出与输入有直接关系） （2）Moore 型 Z ＝F （Q ） 输出仅仅是电路现态的函数（注意输出与输入没有直接关系） 同步时序逻辑电路：各触发器共用同一时钟信号，即电路中各触发器状态的转换时刻在统一时钟信号控制下同步发生。 异步时序逻辑电路：电路没有统一的时钟信号对状态变化进行同步控制，输入信号的变化将直接引起电路状态的变化。 //本课程将较少讨论异步时序逻辑电路 2、同步时序逻辑电路的描述 注意：任一个同步时序逻辑电路的结构和功能可用3组函数表达式完整地描述。 （1）激励函数表达式：存储电路输入Y 与电路输入X 和现态Q 之间的关系 Y ＝F （X ，Q ） //现态Q 就是上图存储电路原始的输出y k （2）次态函数表达式：电路的次态Q n+1与激励函数Y 和现态Q 之间关系 Q n+1＝F （Y ，Q ） //次态Q n+1就是上图存储电路再次触发后的输出y k n+1 （3）输出函数表达式：电路的输出Z 和输入X 和当前现态Q 的关系 Mealy 型 Z ＝F （X ，Q ） Moore 型 Z ＝F （Q ） 输入信号 输出信号 X 1 X 2 X n Z 1 Z 2 Z m y s 过去输入 现态 现在输入 ｝ 输出 输出 所有输入 现态
数字逻辑第四章
第四章组合逻辑电路 ---------------------------------------------------------------------------- 1 : 在组合电路中，任意时刻的输出与 A:该时刻的输入无关，与电路的原来状态有 B:该时刻的输入有关，与电路的原来状态有关 C:该时刻的输入无关，与电路的原来状态无关 D:该时刻的输入有关，与电路的原来状态无关 您选择的答案: 正确答案：D 知识点：组合逻辑电路的特点：组合逻辑电路中，任意时刻的输出仅仅取决于该时刻的输入，与电路原来的状态无关 ---------------------------------------------------------------------------- 2 : 编码器的逻辑功能是将 A:输入的高、低电平编成对应输出的高、低电平 B:输入的二进制代码编成对应输出的高、低电平 C:输入的高、低电平编成对应输出的二进制代码 D:输入的二进制代码编成对应输出的二进制代码 您选择的答案: 正确答案：C 知识点：在二值逻辑电路中，编码器的逻辑功能是将输入的每一个高、低电平信号编成一个对应的二进制代码 ---------------------------------------------------------------------------- 3 : 对于普通编码器和优先编码器下面的说法正确的是 A:普通编码器和优先编码器都允许输入多个编码信号 B:普通编码器和优先编码器都只允许输入一个编码信号 C:普通编码器只允许输入一个编码信号，优先编码器允许输入多个编码信号 D:普通编码器允许输入多个编码信号，优先编码器只允许输入一个编码信号 您选择的答案: 正确答案：C 知识点：在普通编码器中，任何时刻只允许输入一个编码信号，否则输出将发生混乱；优先编码器在设计时已将所有的输入信号按优先顺序排了队，当几个输入信号同时出现时，只对其中优先权最高的一个进行编码，所以允许同时输入两个以上的编码信号 ---------------------------------------------------------------------------- 4 : 8线—3线优先编码器74HC148输入端I1’、I5’同时有效时输出二进制数为 A:101 B:100 C:001 D:010 您选择的答案: 正确答案：D