VDMOS功率晶体管版图设计

VDMOS功率晶体管的版图设计

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指导教师职称

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设计时间2012.9.15－2013.1.4

摘要

VDMOS 是微电子技术和电力电子技术融和起来的新一代功率半导体器件。因具有开关速度快、输入阻抗高、负温度系数、低驱动功率、制造工艺简单等一系列优点，在电力电子领域得到了广泛的应用。目前，国际上已形成规模化生产，而我国在VDMOS 设计领域则处于起步阶段。

本文首先阐述了VDMOS 器件的基本结构和工作原理，描述和分析了器件设计中各种电性能参数和结构参数之间的关系。通过理论上的经典公式来确定VDMOS 的外延参数、单胞尺寸和单胞数量、终端等纵向和横向结构参数的理想值。根据结构参数，利用L-edit版图绘制软件分别完成了能够用于实际生产的60V、100V、500V VDMOS 器件的版图设计。在此基础之上确定了器件的制作工艺流程，并对工艺流水中出现的问题进行了分析。最后，总结全文，提出下一步研究工作的方向。

关键词：，功率半导体器件，版图设计，原胞，击穿电压

目录

第1章绪论

电力电子系统是空间电子系统和核电子系统的心脏，功率电子技术是所有电力电子系统的基础。VDMOSFET 是功率电子系统的重要元器件，它为电子设备提供所需形式的电源以及为电机设备提供驱动。几乎大部分电子设备和电机设备都需用到功率VDMOS 器件。VDMOS 器件具有不能被横向导电器件所替代的优良性能，包括高耐压、低导通电阻、大功率和可靠性等。

半导体功率器件是电力电子系统进行能量控制和转换的基本电子元器件，也称为电力电子开关器件。它是用来进行高效电能形态变换、功率控制与处理，以及实现能量调节的新技术核心器件。电力电子技术的不断发展为半导体功率器件开拓了广泛的应用领域，而半导体功率器件的可控制特性决定了电力电子系统的效率、体积和重量。实践证明，半导体功率器件的发展是电力电子系统技术更新的关键。通常，半导体功率器件是一种三端子器件，通过施加于控制端子上的控制信号，控制另两个端子处于电压阻断（器件截至）或电流导通（器件导通）状态。20 世纪50 年代初，世界上第一只可控性半导体器件双极结型晶体管（BJT）诞生，从那时起，BJT 开始广泛应用于各类电子系统中，并促使人类真正进入大功率电能转换的时代。

实际上大容量电功率概念与半导体器件技术相结合的研究开发从50 年代就已经开始。1958 年世界上第一只晶闸管（早期称为可控硅整流管，300V/25A）研制成功，使半导体技术在工业领域的应用发生了革命性的变化，有力的推动了大功率（高电压、大电流）电子器件多样化应用的进程。在随后的二十多年里，功率半导体器件在技术性能和应用类型方面又有了突飞猛进的发展，先后分化并制造出功率逆导晶闸管、三端双向晶闸管和可关断晶闸管等。在此基础上为增强功率器件的可控性，还研制出双极型大功率晶体管，开关速度更高的单极MOS 场效应晶体管和复合型高速、低功耗绝缘栅双极晶体管，从此功率半导体器件跨入了全控开关器件的新时代。进入90 年代，单个器件的容量明显增大，控制功能更加灵活，价格显著降低，派生的新型器件不断涌现，功率全控开关器件模块化和智能化集成电路已经形成，产品性能和技术参数正不断改进和完善。电力电子技术的不断发展及广泛应用将反过来又促进现代功率半导体器件制造技术的成熟与发展。

20 世纪70 年代末，随着MOS 集成电路的发展，诞生了MOS 型半导体功率功率VDMOS 器件结构与优化设计研究器件。MOSFET 不仅是微电子学的重要器件，有

趣的是，它也是重要的功率半导体器件。作为功率器件，其发展过程基本上是在保留和发挥MOS 器件本身特点的基础上，努力提高功率（即增大器件工作电压和电流）的过程。功率MOS 是电压控制型器件，通过栅极电压控制器件的关断或开通，与BJT 等双极型器件相比，极大地简化了输入驱动线路，同时更容易实现电力电子系统的集成化。而且，对于击穿电压小于200V 的器件，可以通过增大单位面积的沟道宽度使导通电阻和开通损耗降到最小，此外，功率MOS 还具有更高的开关速度和更宽的安全工作（SOA），这使得功率MOS 在低压、高频系统中得到了广泛的应用。但是，由于没有类似双极器件少子注入产生的电导调制效应，随着器件击穿电压增大（大于200V），其导通电阻急剧增大，极大地限制了功率MOS 击穿电压的提高，也限制了它在高压系统的使用。

功率MOSFET 工艺水平的提高和额定电压、电流指标的增大，标志着电力电子向着大容量、高频率、快响应、低损耗方向发展。理论分析和实验研究表明，电器产品的体积与重量的缩小与供电频率的平方根成反比，故电力电子器件的高频化始终是技术发展的主导方向。器件工作频率的提高，可使电气设备在制造中节省材料，在运行时节省能源，设备的系统性能也大为改善，尤其是国防及航天工业具有十分深远的意义。进入20 世纪90 年代，电力电子器件则朝着产品标准化、结构模块化、功能复合化、功率集成化、性能智能化的方向发展。目前，先进的模块已经包括开关元件和反向续流二极管及驱动保护电路等多个单元，并已实现产品标准化和系列化，在电性能一致性与可靠性上也达到了极高的水平。

第2章 VDMOS器件的结构和基本工作原理

2.1VDMOS器件结构特点

新一代功率半导体器件VDMOS（vertical double diffused MOS）即垂直导电双扩散MOS 作为第三代电力电子产品，由于是多子器件，具有MOS 器件的一切优点，如：开关速度快、驱动功率小。VDMOS 采用自对准工艺，大大提高了单位面积中元胞的数量，并且并联的元胞具有负的温度系数，有利于大电流和更宽的安全工作区的实现。此外，与一般MOS 相比VDMOS 具有更短的沟道，线性好，实用性强。

功率MOSFET 的发展主要是从增大器件电流电压、提高器件耐压和工作频率三方面来进行。增大器件电流电压主要是减小导通电阻Ron；提高器件耐压除选取合理的高阻漂移区以外，在结构上还要增加沟道长度L，否则沟道容易穿通。由晶体管原理可知，该器件的漏极电流ID与沟道的宽长比(Z/L)成正比，即

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增加沟道长度会使器件工作电流变小，所以设计器件时必须根据要求综合考虑工作电流和耐压两方面的因素。

一般工艺所做的沟道长度为2μm 左右，这些因素决定了单位栅宽的的电流为1A/μm 的数量级。由此可见要增加器件允许工作电流，一个办法是增加栅宽Z，即在一定的面积下把栅做成n 条并联的叉指结构，这样电流可增加至2n 倍；另一个方法就是做成许多元胞并联的元胞结构，P 阱可以做成正方形或六边形。无论哪种结构都要在工艺上保证成品率，否则一个单元失效整个管芯报废。

图2.1是VDMOS 的横纵结构图。一般VDMOS 的耐压主要是由高阻漂移区来承担，为了保证表面不被击穿，在所有单元的最外圈要采用一定的终端保护技术，如：场板、场限环、等位环等。

图2.1 VDMOS 元胞的横纵结构

2.2VDMOS器件的工作原理

截止：漏源极间加正电源，栅源极间电压为零。P基区与N漂移区之间形成的PN 结J1反偏，漏源极之间无电流流过。

导电：在栅源极间加正电压UGS，栅极是绝缘的，所以不会有栅极电流流过。但栅极的正电压会将其下面P区中的空穴推开，而将P区中的少子—电子吸引到栅极下面的P区表面当UGS大于UT（开启电压或阈值电压）时，栅极下P区表面的电子浓度将超过空穴浓度，使P型半导体反型成N型而成为反型层，该反型层形成N沟道而使PN结J1消失，漏极和源极导电。

图2.2 VDMOS纵向剖面图

从上图这个典型的VDMOS 单元结构中可以看出，通过多单元并联方法达到增大导通电流的目的。上面的n+为源区，与p+区相连接，n-外延层为漂移区；下面的n+ 为漏区，p 型沟道区通过双扩散工艺形成，其宽度通过工艺条件调节。当栅极加电压时，p区形成横向沟道，电流向下通过漂移区到达漏区。

在图2.2这个由两个元胞组成的VDMOS的剖面结构图中，由图可知沟道是通过硼磷两次扩散在水平方向形成的。真正的VDMOS是由许多单元图形并联而成的集成器件，硅栅网格将各单元的栅极相连，底部作为公用的漏极。当栅源电压大于器件的阈值电压时，在栅下的P区形成强反型层即为电子沟道，那么在漏源电压的作用下N+源区的电子通过反型层沟道，经由高阻漂移区至衬底漏极形成漏源电流。当GV 于阈值电压TV ，栅下不能形成反型层沟道，漏源之间是由反偏PN结所组成，由于漂移区的浓度较低则耗尽层主要向漂移区一侧扩展，这样就可以维持较高的击穿电压。VDMOS 结构中短的沟道以及足够厚的漂移区相结合是获得大电流、高频率响应以及高耐压的保

障。GSVTVDSVS小时

双扩散工艺的发明孕育了VDMOS的诞生，但因受当时工艺条件的限制都采用铝栅工艺，后来发展成为硅栅工艺，元胞图形也进一步优化，其中，多晶硅栅被埋藏在源极金属的下面，源极电流流过水平沟道，经过栅极下面的积累层再穿过纵向n-漂移区流到漏极。这种结构的功率MOS，在工艺上与先进的超大规模集成电路（VLSI）工艺相兼容，因此发展很快。

2.3VDMOS器件的主要特性

VDMOS 器件结构如图示，漏极布置到与源极、栅极相反的另一表面。采用多元胞并联以增大导通电流。设置了高阻厚n-外延层(以n 沟道器件说明，p 沟道类似)，引入体PN 结提高击穿电压。为避免高电压下的表面击穿，又引入了场板、场限环等终端结构。

栅极为零偏压时无沟道形成，漏源之间的电压加在反偏PN 结上，器件处于阻断状态。当栅极电压超过阈值电压时，Pbase 中形成沟道，器件处于导通状态。功率MOS 场效应晶体管是多子器件，不存在少子注入效应，在高频应用领域明显优于双极晶体管。此外它与双极功率器件相比具有诸多优良性能，以下分别阐：

1）、1．高输入阻抗、低驱动电流

VDMOS 器件为电压控制，具有很高的输入阻抗，驱动电流在数百纳安数量级。输

出电流可达数十或数百安，直流电流放大系数高达108-109，VDMOS 管的这一

优点给电路设计带来极大的方便。

2）、开关速度快、高频特性好

VDMOS 管是靠多数载流子导电的多子器件，没有少子贮存延时效应，VDMOS的载流子是电场控制的，开关时间基本上决定于寄生电容和寄生电感，不像双极型晶体管那样，存在着有源区少子的注入和抽取现象。所以VDMOS 管的开关速度远大于双极型管。VDMOS 管的载流子运动是快速的漂移运动，因而具有良好的高频特性。3）、负电流温度系数、热稳定性优良

VDMOS 管的沟道电阻具有正的温度系数，器件电流具有负的温度系数，因而VDMOS 器件具有良好的电流自动调节能力，图2.2 给出漏极电流Id 与温度t 的关系。此外，该器件具有均匀温度分布的能力，不会形成局部热斑，因而可以避免热电恶循环。

图2.2 电流负温度系数图2.3 VDMOS 的安全工作区4）、安全工作区域宽、有效避免二次击穿

由于VDMOS 器件电流的温度系数为负值（图 2.2），不存在局部热点和电流集中问题，只要合理设计器件，可以从根本上避免二次击穿。VDMOS 管的安全工作区如图 2.3 所示，它比双极型管的宽。

5）、高度线性的跨导，输出阻抗高放大失真小

图2.4 功率VDMOS 的I-V 特性

功率VDMOS 的I-V 特性如图 2.4 所示，功率VDMOS 的在饱和区，Id随Vg 是线性增加的，这时跨导是常数。这是因为，功率VDMOS 的沟道很短，极易发生漂移速度饱和，此时漏极电流就与沟道两端的压降无关，但仍与反型沟道中的电荷密度成正比。图中还可以看出，功率VDMOS 在饱和区输出特性曲线很平，即输出阻抗很高，远大于一般MOSFET。这是因为对有源区起有效漏电压作用的VD本身远小于漏电压VD，当VD变化时，由于P 阱对电场有一定的屏蔽作用，P区的表面的边界上电位VD变化甚小。再者，这时沟道区电子本身速度是饱和的，随VD的变化又极小，因此，电流几乎与VD值无关，即沟道长度调制效应不明显。

第3章 VDMOS器件结构的设计

3.1VDMOS结构的原胞设计

一个完整的VDMOS 器件是由多个相同的VDMOS 元胞并联来实现芯片的整体的各种性能。它的尺寸大小主要由VDMOS 元胞的尺寸大小以及所并联的元胞个数量N 的值共同决定的。条形元胞的结构的俯视图和截面图分别如图3.1 和图3.2 所示

图3.1 条形元胞结构的俯视图

图3.2 条形元胞结构的截面图

VDMOS 的元胞结构由横向和纵向参数共同确定，横向参数主要是：多晶窗口即源

区窗口尺寸PW、多晶区尺寸PT；纵向参数主要有：衬底厚度、外延层厚度、栅氧化层厚度以及金属互联厚度，其中衬底和外延层厚度占95%以上。

3.1.1 VDMOS 元胞的横向尺寸参数的设计

从VDMOS结构被提出使用以来，研究人员就不停的寻找优化VDMOS的元胞结构，以提升VDMOS器件的整体性能和成本的最有化。其中目前使用较为广泛的有六角形元胞、条形元胞、方形元胞。经研究人员进行大量的数值分析以及模型的模拟分析指出，六角形元胞形成六方方格和方形元胞形成的方形方格都能较有效的利用芯片面积。其中六方形元胞的设计方法是最接近理想元胞结构，即圆形元胞，能够在高耐压、低导通电阻、高跨导之间实现较好的最优化设计。不同形状的元胞结构，其工艺步骤以及实现的工艺难度也不一样，工艺难度上以条形和方形结构的元胞实现较为容易，而六边形的较为复杂。

本文所用的元胞结构是条形元胞结构，其工艺实现简单，公司对这种而结构的生产经验非常丰富，而且它对实现击穿电压、导通电阻之间的优化设计满足要求。元胞的横向参数除了对导通电阻的影响外，横向参数PW、PT 过大会使得元胞面积增加，从而导致芯片的面积过大，成本增高。所以横向参数的选择会尽量小，其最小尺寸还应由实际的生产工艺的条件水平决定。在多晶窗口区分别有N+体区、P+区以及接触孔三次光刻，这使得多晶窗口区的尺寸PW 就应由工艺参数刻蚀和光刻所决定。

在一条确定的生产线上，光刻的工艺参数有光刻的最小线宽a（即光刻机所能

选择的最小线条的宽度）和光刻精度b（即两次版光刻是套刻的最小误差）。腐蚀工艺的主要参数有腐蚀速率和腐蚀期间不同物质的选择比以及同一物质的各个方向上的选择比。腐蚀工艺的这些参数与覆盖多晶的二氧化硅的质量决定了工艺线上多晶与孔之间的最小距离c。由此可以得到PW 的最小尺寸：

公式（3.1）根据实际生产线的生产水平情况，我们做如下的选择：原胞尺寸总宽度为10 um。

3.1.2 VDMOS 元胞的纵向尺寸设计

VDMOS 的纵向结构尺寸的主要组成部分为外延层的厚度。外延层的厚度和掺杂浓度主要取决于击穿电压的要求，这两个参数同时影响着器件导通电阻的特性。低掺杂浓度和高的外延层厚度能事器件的击穿电压增加，但同时导通电阻也会大幅上升，所以器件的设计要再满足击穿的电压的同时，尽量减少外延层带来的导通电阻的增加。