1.2基本门电路设计-版图绘制
集成电路设计实习Integrated Circuits Design Labs
I t t d Ci it D i L b
单元实验一（第二次课）
基本门电路设计－－版图设计
2006-2007 Institute of Microelectronics Peking University
实验目的及时间安排
z内容一：
z掌握基本门电路的版图设计
z熟悉Cadence版图设计、版图验证工具的使用
z内容二：
z完成2与非门的设计，包括原理图输入、电路仿真、版图设计、版图
验证
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1. 版图图层
z本课程中使用CSMC双硅三铝混合信号工艺，主要的设计层包括
z TB：tub，n阱，作为pmos器件衬底
z TO：Thin Oxide，有源区，作为mos的源漏区
Thin Oxide
z GT：gate，多晶硅1，作为mos栅极
z SP：P＋注入区
z SN：N＋注入区
z W1：接触孔，金属1到多晶硅和有源区的接触孔
z A1：铝1，第一层金属
z W2：通孔1，金属1和金属2的接触孔
z A2：铝2，第二层金属
z W3：通孔2，金属2和金属3的接触孔
z CP：bond pad，pad开孔
z IM：第二层多晶硅电阻阻挡层
z PC：poly Cap，用作多晶硅电容上极板和多晶硅电阻的第二层多晶硅
l C
z PT：p tub，p阱，作为nmos器件衬底
z详细的工艺信息请参考设计规则（在CSMC05MS/docs目录下）
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2. 由电路图产生初始版图
z VirtuosoXL为cadence的连接关系驱
动定制版图设计工具
z启动Virtuoso XL
z第一步：打开inv的schematic view
z第二步：Schematic窗口：Tools->
Design Synthesis->Layout XL
z Create New
z OK
z OK，弹出Virtuoso XL窗口
Vi t XL
z在Virtuoso XL窗口中，Design->Gen
From Source Layout
，弹出y
Generation Options对话框（下页）
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z Layout Generation部分
z选中I/O Pins，Instances，
Transistor Chaining，Transistor
Transistor Chaining Transistor
Folding
z I/O Pins部分
z Defaults
D f l
z Layer/Master选择A1层
z选中Create
z Apply
z Pin Label Shape
z点击Pin Label Options，在弹出的对
话框中选中Layer Name后面的Same
Layer Name Same
As Pin
z点击OK后出现下页图，按照
前面的设计要求进行版图设
计
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Inv的版图设计
z在此基础上添加电源线vdd，
地线gnd（可参考下页快捷键）
z按照电路图用相应的层把mos
管的各端连线画出来
z把vdd和N阱相连（用
CSMC05MS库中的ntap），
把gnd和衬底相连（用
t
CSMC05MS库中的ptap ）
z按照标准单元的画法，单元有
统一的高度（这里是24um），
统一的vdd和gnd走线宽度
（2um）和位置（vdd走线在
单元的最上端，gnd在最下端）
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Virtuoso Layout Editor常用操作
z Instance（添加元件，快捷键i）
g（画矩形，快捷键），yg（画多边形，快捷键
z Rectangle r Polygon
P），Path（画长连线，快捷键p）
py
z Copy（c），Move（m），Stretch（s）
z Merge（把多个相互重叠的图形合并成一块，M）
Create Ruler Clear All Rulers
z Create Ruler（添加标尺，快捷键k），Clear All Rulers（K）
z Descend（X），Return（B）
z Zoom in by 2（^z），Zoom out by 2（Z），Fit（f）
z Option－>Display（e）中可以设置一些参数
z在命令过程中可以利用F3键打开该命令相关的选项，帮助我们调整命令参数（很有帮助！）
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3. 版图的验证DRC
z在Layout窗口中，Verify->DRC
z在Rules File一项中，填入
divaDRC.rul，若该文件不在启
动目录下，还应写上路径
z取消Rules Library选项
Rules Library
z OK
z在CIW中可以看到DRC的结果，
按说明改掉图中的error，直到
Total errors found为0
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4. 版图的器件提取和LVS检查
z在做LVS之前，要把版图中的管
子信息和pin的信息提取出来，这
就是Extract
z在Layout窗口中，Verify->Extract
z Rules File一项中，填入
在Rules File
divaEXT.rul，若该文件不在启动
目录下，还应写上路径
z取消Rules Library选项
Rules Library
z OK
在中可以看到是否成
z CIW Extract
功，一般情况下Total errors
found都为0
z执行的结果是cell inv产生了一个
extracted view
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LVS
z在Layout窗口中，Verify->LVS
z Library和Cell中分别填入库名字
design03和单元名字inv，View中对
应于schematic的填入schematic，
对应于extracted的填入extracted
（这些信息也可以通过Browse或者
B
Sel by Cursor得到）
在一项中，填入
z Rules File
divaLVS.rul，若该文件不在启动目
录下，还应写上路径
z点击Run，运行几秒后会出现
“Analysis Job Succeeded”的提示
z点击Output，观看结果。改正版图
中的错误，重新Extract，LVS，直
至出现“The net-lists match.”（下
页）
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LVS通过的报告和版图
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INV设计总结
z至此，我们完成了一个反相
器的设计的全过程
z在设计过程中，我们学习了
电路原理图输入，电路仿真，
并根据仿真的结果对电路尺
寸进行了优化设计
z对设计好的电路，我们面向
csmc05工艺进行了定制的版
图设计，并通过了设计规则
检查和LVS检查，说明该版
图可以正确加工并实现原理
图功能
z后面还可以进行寄生参数提
取和后仿真，得到更接近流
片结果的仿真结果，这些内
容我们以后学习
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基本门电路设计－与非门设计
z实验目的
z为了对进一步掌握集成电路中基本门电路设计的思想和熟悉巩固
Cadence定制设计的基本流程
z实验内容
z完成一个二输入与非门从原理图输入、电路仿真，到版图设计、版图验证的完成定制流程
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二输入与非门的设计
z设计目的：基于csmc05工艺，完成一个具有2输入与非门功能的电路，输入端为A和B，输出端为Y，逻辑关系Y＝！（AB）
z设计要求：
z1、按照噪声容限最大的要求选择器件尺寸的比例
z2、版图高度限制为24微米，电源和地线宽度各为2微米
z3、版图宽度限制为mos器件不折栅
z4、版图满足设计规则要求，并通过LVS检查
z51、为了给顶层设计留出更多的布线资源，版图中只能使用金属
和多晶硅作为互连线，输入，输出和电源、地线等pin脚必须使用金属1
z6、为了满足以后复杂门电路设计的需要，要求版图满足上、下、左、右并置排列的时候不违反设计规则
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实验安排
z利用上次课学习的工具和方法，进行一个2输入与非门的电路和版图设计
z设计仍然在lab1目录中，在你的设计库中进行nand2单元的设计z实验过程包括
z电路设计
z电路仿真
z版图设计
z版图检查
z这部分实验的过程同反相器相同，目的是让大家进一步掌握晶体管级的定制电路设计方法，详细的实验步骤可以参考lab1a中的讲义
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实验过程
z例化mos器件，设置器件尺寸和模型，搭建2输入与非门电路原理图，并生成2输入与非门的symbol
z建立仿真电路图，例化2输入与非门，增加激励源（激励信号跳变时间100ps）和负载电容（100ff），进行电路仿真，并按照噪声容限最大原则调整器件尺寸
z启动VirtuosoXL，由2输入与非门的原理图生成版图布局，修改版图布局，按照设计要求进行版图设计，如果版图无法满足设计要求，修改原理图中的器件尺寸，并进行仿真验证
z完成版图的规则检查和LVS检查
z给出实现的2输入与非门电路的延迟时间，功耗（100Mhz下）和面积等参数
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CMOS异或门集成电路课程设计
课程设计任务书 学生姓名：王帅军专业班级：电子1103班 指导教师：封小钰工作单位：信息工程学院 题目: CMOS异或门 初始条件： 计算机、ORCAD软件、L-EDIT软件 要求完成的主要任务:（包括课程设计工作量及其技术要求，以及说明书撰写等具体要求） 1、课程设计工作量：2周 2、技术要求： （1）学习ORCAD和L-EDIT软件。 （2）设计一个CMOS异或门电路。 （3）利用ORCAD和L-EDIT软件对该电路进行系统设计、电路设计和版图设计，并进行相应的设计、模拟和仿真工作。 3、查阅至少5篇参考文献。按《武汉理工大学课程设计工作规范》要求撰写设计报告书。全文用A4纸打印，图纸应符合绘图规范。 时间安排： 2014.12.29布置课程设计任务、选题；讲解课程设计具体实施计划与课程设计报告格式的要求；课程设计答疑事项。 2014.12.29-12.31学习ORCAD和L-EDIT软件，查阅相关资料，复习所设计内容的基本理论知识。 2015.1.1-1.8对CMOS异或门电路进行设计仿真工作，完成课设报告的撰写。 2015.1.9 提交课程设计报告，进行答辩。 指导教师签名：年月日 系主任（或责任教师）签名：年月日
目录 摘要............................................................................................................................................. I Abstract ...................................................................................................................................... I I 1绪论 (1) 2 异或门介绍 (2) 3仿真电路设计 (3) 3.1 ORCAD软件介绍 (3) 3.2仿真电路原理图 (4) 3.3仿真分析 (5) 4版图设计 (8) 4.1 L-EDIT软件介绍 (8) 4.2版图绘制 (8) 4.3 CMOS异或门版图DRC检查 (10) 5心得体会 (11) 参考文献 (12) 附录 (123)
输入与非门电路版图设计
成绩评定表
课程设计任务书
目录 1 绪论 (1) 1.1设计背景 (1) 1.2设计目标 (1) 2 四输入与非门电路 (2) 2.1电路原理图 (2) 2.2四输入与非门电路仿真观察波形 (2) 2.3四输入与非门电路的版图绘制 (3) 2.4四输入与非门版图电路仿真观察波形 (4) 2.5LVS检查匹配 (5) 总结 (7) 参考文献 (8) 附录一：电路原理图网表 (9) 附录二：版图网表 (10)
1 绪论 1.1 设计背景 tanner是用来IC版图绘制软件，许多EDA系统软件的电路模拟部分是应用Spice程序来完成的，而tanner软件是一款学习阶段应用的版图绘制软件，对于初学者是一个上手快，操作简单的EDA软件。 Tanner集成电路设计软件是由Tanner Research 公司开发的基于Windows 平台的用于集成电路设计的工具软件。该软件功能十分强大，易学易用，包括S-Edit，T-Spice，W-Edit，L-Edit与LVS，从电路设计、分析模拟到电路布局一应俱全。其中的L-Edit版图编辑器在国内应用广泛，具有很高知名度。 L-Edit Pro是Tanner EDA软件公司所出品的一个IC设计和验证的高性能软件系统模块，具有高效率，交互式等特点，强大而且完善的功能包括从IC设计到输出，以及最后的加工服务，完全可以媲美百万美元级的IC设计软件。L-Edit Pro包含IC设计编辑器(Layout Editor)、自动布线系统(Standard Cell Place & Route)、线上设计规则检查器（DRC）、组件特性提取器（Device Extractor）、设计布局与电路netlist的比较器(LVS)、CMOS Library、Marco Library，这些模块组成了一个完整的IC设计与验证解决方案。L-Edit Pro丰富完善的功能为每个IC设计者和生产商提供了快速、易用、精确的设计系统。 1.2设计目标 1.用tanner软件中的原理图编辑器S-Edit编辑四输入与非门电路原理图。 2.用tanner软件中的W-Edit对四输入与非门电路进行仿真，并观察波形。 3.用tanner软件中的L-Edit绘制四输入与非门版图，并进行DRC验证。 4.用W-Edit对四输入与非门的版图电路进行仿真并观察波形。 5.用tanner软件中的layout-Edit对四输入与非门进行LVS检验观察原理图与版图的匹配程度。
异或门版图设计报告
西安科技大学 高新学院 微电子专业实验报告 专业：微电子 班级：1001 姓名：黄升 学号：1001050120 指导老师：王进军
设计软件：tanner软件 实验目的和要求： 1、掌握L-edit软件的基本设定和集成电路工艺和版图的图层关系。 2、根据性能和指标要求，明确设计要求和规则。 3、电路版图实现过程中电源线的走法。 4、掌握L-edit和S-edit仿真环境，完成异或门的仿真。 5、掌握LVS环境变量。 异或门版图的设计方法： 1、确定工艺规则。 2、绘制异或门版图。 3、加入工作电源进行分析。 4、与LVS比较仿真结果。 实验内容： 完成COMS异或门版图设计，COMS异或门原理如下，要求在S-edit 中画出每一电路元件，并给出输入输出端口及电源线和地线。（一）异或逻辑关系式及真值表：F=A⊕B=A′B+ AB′
（二）原理图： （三）版图：
（四）仿真分析： Main circuit:Module0 .include“E:\ProgramFiles\tannerEDA\T-Spice10.1\models\m12_125.md M1 N3 A Gnd Gnd NMOS L=2u W=22u AD=66p PD=24u AS=66p PS=24u M2 F B N3 Gnd NMOS L=2u W=22u AD=66p PD=24u AS=66p PS=24u M3 F N3 B Gnd NMOS L=2u W=22u AD=66p PD=24u AS=66p PS=24u M4 N3 A Vdd Vdd PMOS L=2u W=22u AD=66p PD=24u AS=66p PS=24u M5 F B A Vdd Vdd PMOS L=2u W=22u AD=66p PD=24u AS=66p PS=24u M6 F A B Vdd Vdd PMOS L=2u W=22u AD=66p PD=24u AS=66p PS=24u v7 Vdd Gnd 5.0 v8 B Gnd pulse(0.05.00 In In 100n 200n) v9 A Gnd pulse(0.05.00 In In 100n 400n) .tran In 800n .print tran v(A) v(B) v(F) End of main circuit:Module0
三输入或门版图设计地
1绪论 1.1 设计背景 随着集成电路技术的日益进步，使得计算机辅助设计（CAD）技术已成为电路设计师不可缺少的有力工具[1]。国外电子线路CAD软件的相继推出与版本更新，使CAD技术的应用渗透到电子线路与系统设计的各个领域，如芯片版图的绘制、电路的绘图、模拟电路仿真、逻辑电路仿真、优化设计、印刷电路板的布线等。CAD技术的发展使得电子线路设计的速度、质量和精度得以保证。在众多的CAD 工具软件中，Spice程序是精度最高、最受欢迎的软件工具，tanner是用来IC 版图绘制软件，许多EDA系统软件的电路模拟部分是应用Spice程序来完成的，而tanner软件是一款学习阶段应用的版图绘制软件，对于初学者是一个上手快，操作简单的EDA软件。 Tanner集成电路设计软件是由Tanner Research 公司开发的基于Windows 平台的用于集成电路设计的工具软件。该软件功能十分强大，易学易用，包括S-Edit，T-Spice，W-Edit，L-Edit与LVS，从电路设计、分析模拟到电路布局一应俱全。其中的L-Edit版图编辑器在国应用广泛，具有很高知名度。 L-Edit Pro是Tanner EDA软件公司所出品的一个IC设计和验证的高性能软件系统模块，具有高效率，交互式等特点，强大而且完善的功能包括从IC设计到输出，以及最后的加工服务，完全可以媲美百万美元级的IC设计软件。L-Edit Pro包含IC设计编辑器(Layout Editor)、自动布线系统(Standard Cell Place & Route)、线上设计规则检查器（DRC）、组件特性提取器（Device Extractor）、设计布局与电路netlist的比较器(LVS)、CMOS Library、Marco Library，这些模块组成了一个完整的IC设计与验证解决方案[2]。L-Edit Pro 丰富完善的功能为每个IC设计者和生产商提供了快速、易用、精确的设计系统。 虽然SPICE开发至今已超过20年，然而其重要性并未随着制程的进步而降低。就国的设计环境而言，商用的SPICE模拟软件主要有Hspice、Pspice、SBTspice、SmartSpice与Tspice等。 HSpice是Spice程序应用在PC上的程序，它的主要算法与Spice相同。由于HSpice A/D程序集成了模拟与数字电路的仿真运算法，它不仅可以仿真单一
版图基础 精华版2013.9.28
版图绘制的基本流程 (SMIC0.35um CMOS工艺) 杨全2013/9/28 一、建立文件 首先，我们需要建立一个新的版图文件，步骤为： File-new-cellview(在此之前需要建立自己的Library) 图1、Create New File 弹出如图1的对话框后，Tool一栏选择Virtuoso，再选择好Library Name 和Cell Name，就可以打开一个新的版图文件了，如图2所示。 图2、版图工作界面
在绘制版图之前，我需要进行一些设置，以方便我们接下来的版图工作。进入版图工作界面后，点一下E键，会弹出如图3的对话框。 图3、Display Option ?将Cross Cursor点亮，表示在鼠标指针上产生一个随指针移动的坐标线，方便绘制版图时的对准； ?将X Snap Spacing和Y Snap Spacing改成0.05，表示指针移动时的最小间隔距离，单位为um。需要注意的是，0.05是绘制0.35um工艺时的取值，如果是其他工艺，则为其他数值; ?将Snap Modes下的，Create和Edit改为diagonal，表示版图绘制中，需要画线时，只能水平或者垂直画线。 二、绘制版图前的工作 如图2所示，左边部分是可供选取的材料栏，选择相应的材料就可以进行版图的制作了。在绘制过程中，会用到很多快捷键，这里介绍一些基本快捷键的使用： K：标尺，可用来测量长度； SHIFT+K：清除已绘制的标尺； E：绘图设置窗口，用来设置步长，走线方式等； R：绘制矩形区域； P：绘制固定宽度的条形区域，通常用来走线； O：用来打孔，按下O键会弹出如图4所示的对话框，用来设置所需打孔的属性；Contact Type 设置需要从哪一层到哪一层的孔；Rows设置纵向打孔数目，Columns用来设置横向打孔
三输入多数表决器版图设计
集成电路版图设计 课程设计报告 课题名称：三输入多数表决器 姓名： XXXX 学号： 21111111 班级：电子科学与技术班
1.概述 集成电路是一种微型电子器件或部件。它是采用一定的工艺，把一个电路中所需的晶体管等有源器件和电阻、电容等无源器件及布线互连在一起，制作在一小块半导体晶片上，封装在一个管壳内，执行特定电路或系统功能的微型结构；这样，整个电路的体积大大缩小，且引出线和接点的数目也可控制、大为减少，从而使电子元件向着微小型化、低功耗和高可靠性方面迈进一大步。目前，集成电路经历了小规模集成、中规模集成、大规模集成和超大规模集成。单个芯片上已经可以制作包含臣大数量晶体管的、完整的数字系统。 在整个集成电路设计过程中，版图设计是其中重要的一环。它是把每个原件的电路表示转换成集合表示，同时，元件间连接的线也被转换成几何连线图形。对于复杂的版图设计，一般把版图设计划分成若干个子版图进行设计，对每个子版图进行合理的规划和布图，子版图之间进行优化连线、合理布局，使其大小和功能都符合要求。 版图设计有特定的规则，这些规则是集成电路制造厂家根据自己的工艺特点而制定的。不同的工艺，有不同的设计规则。设计者只有得到了厂家提供的规则以后，才能开始设计。在版图设计过程中，要进行定期的检查，避免错误的积累而导致难以修改。 2.设计要求 1) .设计一个三输入的多数表决器的版图。
2)．分析三输入多数表决器的功能及逻辑关系。 3)．用与非门的形式构建该表决器的电路图。 4)．利用EDA工具PDT画出其相应版图。 5)．利用几何设计规则文件进行在线DRC验证并修改版图。3.电路分析 根据三输入多数表决器的功能要求设计如果同意则输入1不同意输入0三输入表决器功能为有两个或者两个以上人同意则，则输出1，否者输出0,其真值表如下： 化简真值表得逻辑表达式表示并化简为： Out=A BC + A B C + AB C +ABC =AB+BC+AC = AB BC AC 这样可以用到三个两输入与非门和一个四输入与非门，达到逻辑功能和晶体管数量最小化的效果，节约了版图资源，减小了复杂程度。其逻辑电路图很容易得出如下：
与非门版图设计
目录 1绪论 (2) 1.1 设计背景 (2) 1.2设计目标 (2) 2与门电路设计 (3) 2.1电路原理 (3) 2.2电路结构 (3) 2.3与门电路仿真波形 (4) 2.4与门电路的版图绘制及DRC验证 (5) 2.5与门电路版图仿真 (6) 2.6 LVS检查匹配 (6) 总结 (8) 参考文献 (9) 附录一版图网表： (10) 附录二电路图网表 (12)
1绪论 1.1 设计背景 Tanner集成电路设计软件是由Tanner Research 公司开发的基于Windows 平台的用于集成电路设计的工具软件。该软件功能十分强大，易学易用，包括S-Edit，T-Spice，W-Edit，L-Edit与LVS，从电路设计、分析模拟到电路布局一应俱全。其中的L-Edit版图编辑器在国内应用广泛，具有很高知名度。 L-Edit Pro是Tanner EDA软件公司所出品的一个IC设计和验证的高性能软件系统模块，具有高效率，交互式等特点，强大而且完善的功能包括从IC设计到输出，以及最后的加工服务，完全可以媲美百万美元级的IC设计软件。L-Edit Pro包含IC设计编辑器(Layout Editor)、自动布线系统(Standard Cell Place & Route)、线上设计规则检查器（DRC）、组件特性提取器（Device Extractor）、设计布局与电路netlist的比较器(LVS)、CMOS Library、Marco Library，这些模块组成了一个完整的IC设计与验证解决方案。L-Edit Pro丰富完善的功能为每个IC设计者和生产商提供了快速、易用、精确的设计系统。 1.2设计目标 1.用MOS场效应管实现二输入与门电路。 2.用tanner软件中的原理图编辑器S-Edit编辑反相器电路原理图。 3.用tanner软件中的W-Edit对反相器电路进行仿真，并观察波形。 4.用tanner软件中的L-Edit绘制反相器版图，并进行DRC验证。 5.用W-Edit对反相器的版图电路进行仿真并观察波形。 6.用tanner软件中的layout-Edit对反相器进行LVS检验观察原理图与版图的 匹配程度。
版图版画技巧
简易地理板图（板画）绘画技巧地理板图又叫地理黑板图。是地理教师在教学过程中，凭借自己的记忆和熟练技巧，用简单的工具（如各色粉笔）和简练的笔法，把复杂的地理事物和现象迅速描绘在黑板上的简略地理图画。主要包括地理略图、形态图、剖面图和过程图等主要类型。其中，后三种又被称为地理板画。 一、学习简易地理板图（板画）绘画的意义 地理板图只取神似，不计细节，旨在抓住特征，突出重点，说明地理问题。在地理教学中具有十分重要的作用。 所有教学技术手段都有自身的价值和存在的意义。我们发展现代教学技术，并不是要抛弃一切传统的教学技术，而是要把现代教学技术和传统教学手段结合起来，努力挖掘所有教学技术手段的使用价值，积极促进各种技术手段之间的协同互补，从而促进教学技术体系整体协调发展。 二、简易地理板图（板画）速绘的基本要求 简易地理板图的绘画具有三要素，即略、像、快。评价地理板图的优劣，主要应从以下几个方面入手： 1．板图形式简略、美观 要求线条流畅、简练、清晰；色彩鲜明、爽目；富于表现性，使人看之悦目。切忌支离破碎，随手乱画，为此必须做好原图的简化工作。（图1、2） 2．内容准确，重点突出 讲求地理科学性，明确图上各种地理要素之间的关系；突出所要表达的主要地理事物和现象。 3．作图迅速，与语言同步 要具有熟练的作图技巧，迅速成图；应与教学语言配合协调，同步进行。切忌为作图而作图。 图1 澳大利亚略图图 2 五带的划分 三、简易地理板图（板画）绘画技巧及训练 地理板图的速绘历来都被看成是少数人的天赋，对多数人来说，是可望而不可及的。传
统的板图描绘技法大都落笔只画一点、一线，费时多、效率低，且技法难以掌握。许多教师往往因画跟不上讲，影响教学进程而放弃。近年来，随着教学改革的不断深入，有关专家已大胆地改革了传统的绘图方法，在作图速度上有很大突破，形成了简单易学的作图技巧。归纳起来大致可包括绘图工具的制作、笔法的运用和作图要领等。 1．工具的制作 简易板图绘画技巧大大提高了作图的速度，落笔成片，一笔多点、多线，从而使作图速度提高了几倍，乃至几十倍之多。诀窍之一在于多功能彩色粉笔的加工制作。 （1）刻笔 是用小刀或小锯条将粉笔刻成所需要的形状。又可分为纵刻和横刻两种方式（图3－1．2）。 ①纵刻笔：沿粉笔的长轴方向纵刻成沟痕，成纵刻笔。可用来画河流、交通线等半比例符号。 ②横刻笔：沿粉笔的短轴方向横刻成几个“凹”形沟，相同排列，成横刻笔，可用来画略图轮廓范围符号、地层剖面、云雨、水体、植物、动物等。 （2）排笔 将各色粉笔依次排列，用绳扎紧，做成各种排笔。可用来画各种地层、沼泽、树冠等，功效可提高数倍（图3一3）。 （3）捆笔 将粉笔叠放成捆，用绳扎紧，成捆笔。用来画沙漠、戈壁、泥质海岸、波浪、沉积地层、沼泽、动物身上的圆块状斑纹、植物的累累果实等（图3－4）。 图3 多功能彩色粉笔 图4 黄河“地上河”示意图 2．常用线条的运用 线条是构成板图的最基本要素，合理选用各种线条作图，可使板图在形式上更趋完美。并可提高作图速度，降低其难度。
[整理]IC项目单6.
深圳职业技术学院 Shenzhen Polytechnic 实训（验）项目报告Training Item Report
编制部门:电信学院 编制人:赵杰 审核人 编制日期： 2011-2-20 深 圳 职 业 技 术 学 院 Shenzhen Polytechnic 实 训（验）项 目 单 Training Item
5. 利用L-EDIT设计二输入异或门版图 1）在已经有的工程（project）中，建立一个新的cell，命名为xor2 2）将倒相器inv和传输门tran（两个MOS管）的版图instance到新建cell中，并对其flatten 3）对instance得到的版图进行修改，选择正确MOS管尺寸，并进行正确连接，成为两输入异或门版图，并进行DRC检查修改相应错误 4) 在电路的输入、输出端口，以及Vdd与Gnd 5）进行CMOS异或门版图网表抽取，加入仿真命令，进行瞬时和直流分析 Tool Extract General选项 Extract Definition File: c:\Tanner\spr\morbn20.ext Spice Extract Output File: d:\design\xor2.spc Output选项 Comment: √ Write Node name ? Names √ Write Verbose Spice Statement Spice Include Statement . Include c:\tanner\models\ml2_125.md 6）注意各个MOS管尺寸的选取和连接 7）截面观察：TOOLS CROSS-SECTION 8）观察二输入异或门版图设计成果，可单独显示某一图层，或某些特定图层 9）T-SPICE模拟 采用实训4、5的方法，在得到的xor2.spc文件中，插入相应的命令，进行二输入异或门版图的瞬时和直流模拟。 下图为CMOS二输入异或门的参考版图。
二输入与非门、或非门版图设计
课程名称Course 集成电路设计技术 项目名称 Item 二输入与非门、或非门版图设 计 与非门电路的版图： .spc文件（瞬时分析）： * Circuit Extracted by Tanner Research's L-Edit / Extract ; * TDB File: E:\cmos\yufeimen, Cell: Cell0 * Extract Definition File: C:\Program Files\Tanner EDA\L-Edit\spr\ * Extract Date and Time: 05/25/2011 - 10:03 .include H:\ VPower VDD GND 5 va A GND PULSE (0 5 0 5n 5n 100n 200n) vb B GND PULSE (0 5 0 5n 5n 50n 100n) .tran 1n 400n .print tran v(A) v(B) v(F) * WARNING: Layers with Unassigned AREA Capacitance. *
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* * WARNING: Layers with Unassigned FRINGE Capacitance. * * * 集成电路版图设计实验报告 班级：微电子1302班 学号：1306090226 姓名：李根 日期：2016年1月10日 一：实验目的： 熟悉IC设计软件Cadence Layout Editor的使用方法，掌握集成电路原理图设计，原理图仿真以及版图设计的流程方法以及技巧。 二：实验内容 1.Linux常用命令及其经典文本编辑器vi的使用 ①：了解Linux操作系统的特点。 ②：熟练操作如何登录、退出以及关机。 ③：学习Linux常用的软件以及目录命令。 ④：熟悉经典编辑器vi的基本常用操作。 2.CMOS反相器的设计和分析 ①：进行cmos反相器的原理图设计。 ②：进行cmos反相器的原理图仿真。 ③：进行cmos反相器的版图设计。 3.CMOS与非门的设计和分析 ①：进行cmos与非门的原理图设计。 ②：进行cmos与非门的原理图仿真。 ③：进行cmos与非门的版图设计 4.CMOS D触发器的设计和分析 ①：进行cmosD触发器的原理图设计。 ②：进行cmosD触发器的原理图仿真。 ③：进行cmosD触发器的版图设计。 5.对以上的学习进行总结 ①：总结收获学习到的东西。 ②：总结存在的不足之处。 ③：展望集成电路版图设计的未来。 三：实验步骤（CMOS反相器） 1.CMOS反相器原理图设计 内容：首先建立自己的Library，建立一个原理图的cell，其次进行原理图通过调用库里面的器件来绘制原理图，然后进行检错及修正，具体操作如下：在Terminal视窗下键入icfb，打开CIW； Tool→Library Manager； File→New→Library； 在name栏填上Library名称； 选择Compile a new techfile； 键入～/0.6um.tf； File→New→Cell view,在cell name键入inv，tool选择schematic，单击OK； 点击Schematic视窗上的指令集Add→Instance，出现Add Instance视窗； 通过Browse analogLib库将要用到的元件添加进来； 《集成电路设计》课程设计实验报告 （版图设计部分） 课程设计题目： CMOS结构同或门 所在专业班级：电子科 作者姓名： 作者学号： 指导老师： 目录 （一）概述 2 （二）设计要求 2（三）设计准备 3（四）操作步骤 4（五）有关说明 7（六）心得体会 8 （一）概述 集成电路是一种微型电子器件或部件。它是采用一定的工艺，把一个电路中所需的晶体管等有源器件和电阻、电容等无源器件及布线互连在一起，制作在一小块半导体晶片上，封装在一个管壳内，执行特定电路或系统功能的微型结构；这样，整个电路的体积大大缩小，且引出线和接点的数目也可控制、大为减少，从而使电子元件向着微小型化、低功耗和高可靠性方面迈进一大步。目前，集成电路经历了小规模集成、中规模集成、大规模集成和超大规模集成。单个芯片上已经可以制作包含臣大数量晶体管的、完整的数字系统。 在整个集成电路设计过程中，版图设计是其中重要的一环。它是把每个原件的电路表示转换成集合表示，同时，元件间连接的线也被转换成几何连线图形。对于复杂的版图设计，一般把版图设计划分成若干个子版图进行设计，对每个子版图进行合理的规划和布图，子版图之间进行优化连线、合理布局，使其大小和功能都符合要求。 版图设计有特定的规则，这些规则是集成电路制造厂家根据自己的工艺特点而制定的。不同的工艺，有不同的设计规则。设计者只有得到了厂家提供的规则以后，才能开始设计。在版图设计过程中，要进行定期的检查，避免错误的积累而导致难以修改。 （二）设计要求 设计一个CMOS结构同或门的版图，并作DRC验证。 1．用两输入的异或门和一个非门构建。 2．异或门和非门都用CMOS结构实现。 《集成电路版图设计》实验（一）： 三输入与或门设计 一．设计目的 1、掌握使用Ledit软件绘制基本的元器件单元版图。 2、掌握数字电路基本单元CMOS版图的绘制方法，并利用CMOS版图设计简单的门电路，然后对其进行基本的DRC检查。 3、学习标准逻辑单元的版图绘制。 二．设计原理 （一）设计步骤： 1、设计参数设置：包括工艺参数设置（理解 Technology Unit 和Technology Setup的关系）、栅格设置（理解显示栅格、鼠标栅格和定位栅格）、选择参数设置等 2、布局布线：安排各个晶体管、基本单元、复杂单元在芯片上的位置，并且设计走线，实现管间、门间、单元间的互连。 4、尺寸确定：确定晶体管尺寸（W、L）、互连尺寸（连线宽度）以及晶体管与互连之间的相对尺寸等（此次实验可以忽略）。 5、版图编辑（Layout Editor ）:规定各个工艺层上图形的形状、尺寸和位置。 6、布局布线（Place and route ）：给出版图的整体规划和各图形间的连接。 7、版图检查（Layout Check ）：设计规则检验（DRC,Design Rule Check），能够找到DRC规则在版图的应用点。 （二）设计目标： 1、满足电路功能、性能指标、质量要求。 2、尽可能达到面积的最小化，以提高集成度，降低成本。 3、尽可能缩短连线，以减少复杂度，缩短延时、改善可靠性。三．设计内容 用CMOS工艺设计一个三输入与或门F=A+B﹡C，进行基本的DRC 检查。 四.评价标准 本次的实验作业旨在让同学通过亲身实践，对所学的CMOS集成电路设计有一个更系统更全面的了解，并且通过软件的使用，达到将来参与电路设计工作的的入门练习作用。 五．部分设计规则描述 设计规则是设计人员与工艺人员之间的接口与“协议”，版图设计必须无条件的服从的准则，可以极大地避免由于短路、断路造成的电路失效和容差以及寄生效应引起的性能劣化。设计规则主要包括几何规则、电学规则以及走线规则。其中几何设计规则通常有两类： ①微米准则：用微米表示版图规则中诸如最小特征尺寸和最小允许间隔的绝对尺寸。 ②λ准则：用单一参数λ表示版图规则，所有的几何尺寸都与λ成线性比例。 设计规则分类如下： 第5章基于层次化设计的8位并行乘法器的设计 此设计共分为4个层次：由顶层到低层依次是：带进位运算的顶层模块，8位并行乘法器模块，4位乘法器模块，2位乘法器模块，输入模块。下面，将由低层到顶层开始说明： 5.1 输入模块的设计 原理图设计如下： x，y为数据输入；p，c为中间和和中间进位输入；p1，c1为部分积输出 图5-1 输入模块的原理图设计 使用Cadence中的使用Virtuoso Layout Editor工具生成版图： 图5-2 输入模块的版图设计 使用DRC命令检查无设计错误后，使用extract命令提取带有寄生参数的提取使用LVS命令比较原理图和提取的寄生参数图，可得如下结果： 图5-3 输入模块的LVS结果 由结果可知，所设计的版图和原理图相匹配，并且，所设计的版图中共使用了48个晶体管，其中N、PMOS各占一半。 5.2 两位乘法器模块的设计 使用Cadence中的schematic composer工具进行原理图工具设计原理图如下： 图5-4 两位乘法器模块原理图 使用Cadence中的使用Virtuoso Layout Editor工具生成版图： 图5-5 两位乘法器模块版图设计 使用DRC命令检查无设计错误后，使用extract命令提取带有寄生参数的提取使用LVS命令比较原理图和提取的寄生参数图，可得如下结果： 图5-6 两位乘法器模块的LVS结果 由LVS结果可知，所设计的版图和原理图相匹配。此设计中，共使用了192个晶体管，N、PMOS各占一半。 5.3 四位乘法器模块的设计 原理图设计如下： 使用Cadence中的使用Virtuoso Layout Editor工具生成版图： 图5-8 四位乘法器模块版图设计 使用DRC命令检查无设计错误后，使用extract命令提取带有寄生参数的提取使用LVS命令比较原理图和提取的寄生参数图，由图5-9可以看出，所设计的版 图和原理图相匹配。可以看出，设计中共使用了768个晶体管。 课程名称 Course 集成电路设计技术项目名称 Item 二输入与非门、或非门版图 设计 与非门电路的版图： .spc文件（瞬时分析）： * Circuit Extracted by T anner Research's L-Edit V7.12 / Extract V4.00 ; * TDB File: E:\cmos\yufeimen, Cell: Cell0 * Extract Definition File: C:\Program Files\Tanner EDA\L-Edit\spr\morbn20.ext * Extract Date and Time: 05/25/2011 - 10:03 .include H:\ml2_125.md VPower VDD GND 5 va A GND PULSE (0 5 0 5n 5n 100n 200n) vb B GND PULSE (0 5 0 5n 5n 50n 100n) .tran 1n 400n .print tran v(A) v(B) v(F) * WARNING: Layers with Unassigned AREA Capacitance. * * * WARNING: Layers with Unassigned FRINGE Capacitance. * * * 正向版图基础 一、Layout基础介绍与注意点 1 Virtuoso基础操作有：Move、Copy、Stretch、Delete、Chop、Merge、Split、Make Cell、Flatten、Mark、Unmark、Find/Replace、Ruler等。 2 进阶操作有：Group、Select By Line、Quick Align、Repeat Copy、Yank、Flip、Modify Corner、Size、Move Origin、Slot、Cross Ruler等。 3 tsmcn28PDK：1. PDK>Property>Parameter中有两个选项：a. Display Device Characteristics; b. Display DFM Options. 2. Virtuoso 6.1.6>TSMC PDK Tools>TSMC PDK Utility Tool>Create GuardRing utility. 4 Calibre DRC：Result窗口有个Highlight in Cell Context的按钮，打开时容易出错。 5 Schematic中View>Net Highlighting可以动态点亮连线关系。 二、Virtuoso XL基础介绍 1Virtuoso XL基础操作有：Generate All From Source、Generate Selected From Source、S D swap、Define Device Correspondence等。 2 进阶操作有：Automatic Routing等。 补充：Create Via（Compute From Shape） 1绪论 设计背景 随着集成电路技术的日益进步，使得计算机辅助设计（CAD）技术已成为电路设计师不可缺少的有力工具[1]。国内外电子线路CAD软件的相继推出与版本更新，使CAD技术的应用渗透到电子线路与系统设计的各个领域，如芯片版图的绘制、电路的绘图、模拟电路仿真、逻辑电路仿真、优化设计、印刷电路板的布线等。CAD技术的发展使得电子线路设计的速度、质量和精度得以保证。在众多的CAD工具软件中，Spice程序是精度最高、最受欢迎的软件工具，tanner是用来IC版图绘制软件，许多EDA系统软件的电路模拟部分是应用Spice程序来完成的，而tanner软件是一款学习阶段应用的版图绘制软件，对于初学者是一个上手快，操作简单的EDA软件。 Tanner集成电路设计软件是由Tanner Research 公司开发的基于Windows平台的用于集成电路设计的工具软件。该软件功能十分强大，易学易用，包括S-Edit，T-Spice，W-Edit，L-Edit与LVS，从电路设计、分析模拟到电路布局一应俱全。其中的L-Edit版图编辑器在国内应用广泛，具有很高知名度。 L-Edit Pro是Tanner EDA软件公司所出品的一个IC设计和验证的高性能软件系统模块，具有高效率，交互式等特点，强大而且完善的功能包括从IC设计到输出，以及最后的加工服务，完全可以媲美百万美元级的IC设计软件。L-Edit Pro 包含IC设计编辑器(Layout Editor)、自动布线系统(Standard Cell Place & Route)、线上设计规则检查器（DRC）、组件特性提取器（Device Extractor）、设计布局与电路netlist的比较器(LVS)、CMOS Library、Marco Library，这些模块组成了一个完整的IC设计与验证解决方案[2]。L-Edit Pro丰富完善的功能为每个IC设计者和生产商提供了快速、易用、精确的设计系统。 虽然SPICE开发至今已超过20年，然而其重要性并未随着制程的进步而降低。就国内的设计环境而言，商用的SPICE模拟软件主要有Hspice、Pspice、SBTspice、SmartSpice与Tspice等。 HSpice是Spice程序应用在PC上的程序，它的主要算法与Spice相同。由于HSpice A/D程序集成了模拟与数字电路的仿真运算法，它不仅可以仿真单一的模 实验名称：___基本门电路设计-版图绘制_______ 姓名:_ 刘玄_ 学号:_ 2010850054_ 实验日期:_2013/4/10 _ 一、实验目的 掌握基于Cadence软件进行基本门电路的版图设计过程。 二、实验内容 1．掌握基本门电路的版图设计； 2．基于CSMC06工艺，完成CMOS反向器的电路版图绘制； 3．熟悉Cadence版图绘制的流程； 三、实验步骤及效果图 1、Terminal操作界面的使用： Pwd：显示当前文件的位置，ls：显示当前文件夹中的所有文件，ls -1：显示文 件的创建时间，man ls：显示具体的一些操作功能指令，touch DK54/dk54.txt: 建立文本文件,more dk54.txt:查看文本文件中的内容，cp dk54.txt ../dk54_copy.txt：复制到上一层文件夹中，rm -rf删除文件夹，tar cvf DK54.tar DK54:压缩DK54的文件夹，tar tvf DK54.tar：查看压缩文件里 面的内容，mkdir DK54：建立新文件夹，tar xvf ../DK54.tar:解压缩包，du DK54：显示文件夹的总容量及其次目录的容量。mv移动或更改文件名称。 chmod更改 档案使用权。 2、版图绘制实验流程： 打开VMware Workstation软件，在 terminal窗口中，在自己文件夹下新 建文件夹exp1,并将st02.tar解压到exp1中（st02.tar中包含disply文件及*.tf工艺文件、*.Scs文件）；打开exp1中的st02文件，输入icfb命令启动cadence。 新建一个library命名为sc02,点击OK后，在跳出的窗口的ASCII Technology File一项中选择*tf文件，会出现一个信息窗口提示已经成功建立 工艺库。再新建一个exp1的library，点击“Attach to existing techfile” 选项，点击OK后在弹出的窗口中选中st02，然后点击OK.点击主窗口中File New cell view，在弹出的窗口中确定Library Name为exp1,Cell Name输入inv,通过下面的Tool下拉菜单选中Virtuoso,最后点击OK。 上面步骤完成后，会自动打开两个窗口：inv的layout编辑窗口和LSW窗口。点击layout编辑窗口Options display,在跳出的窗口中将X snap spacing 和 Y snap spacing设置为0.025，点击OK。在layout编辑窗口中用LSW窗口中显示的图层绘图。 四、实验结果及体会 实验结果 绘制的版图如下：集成电路版图设计报告
同或门版图课程设计报告
三输入与或门设计
CMOS乘法器版图设计与仿真——第5章-第7章
二输入与非门,或非门版图设计
正向版图基础
三输入或门版图设计的
版图绘制基本操作