verilog实验2

实验二

一、实验内容

用Verilog HDL语言编写模为365的计数器电路模块，并编写测试模块仿真。

二、主要程序

电路模块：

modulemy_counters(clk, clear, qn);

inputclk, clear;

output[7:0] qn;

reg[7:0] qn;

always @(posedgeclk or negedge clear)

begin

if(!clear)

qn<= 0;

else if(qn == 200)

qn<= 0;

else

qn<= qn + 1;

end

endmodule

测试模块：

`timescale 1 ns/ 1 ns

modulemy_counters_vlg_tst();

// constants

// general purpose registers

regeachvec;

// test vector input registers

reg clear;

regclk;

// wires

wire [7:0] qn;

// assign statements (if any)

my_counters i1 (

// port map - connection between master ports and signals/registers .clear(clear),

.clk(clk),

.qn(qn)

);

initial

begin

clear = 1;

#1 clear = 0; clk = 0;

#1 clear = 1;

#100 $finish;

end

always

// optional sensitivity list

// @(event1 or event2 or .... eventn)

begin

#5 clk = ~clk;

// --> end

end

endmodule

三、仿真结果

图（1）365计数器

四、实验小结

通过此次实验。我在Modeisim软件平台上通过使用Verilog HDL语言编写模值为365的计数器。通过这次编写使我对Verilog有个更深刻的了解。在编写程序的过程中。Texebenech 测试文件的编写十分重要。因为软件并不能检测出测试文件的错误。如果测试文件出错。将无法得到仿真结果。所以在编写测试文件时要小心谨慎。