ADS信号完整性与电源完整性的仿真分析与设计

信号完整性与电源完整性的仿真分析与设计

李荔博士

leo_le@https://www.360docs.net/doc/5412710199.html,

安捷伦科技

1简介

信号完整性是指信号在通过一定距离的传输路径后在特定接收端口相对指定发送端口信号的还原程度。在讨论信号完整性设计性能时，如指定不同的收发参考端口，则对信号还原程度会用不同的指标来描述。通常指定的收发参考端口是发送芯片输出处及接收芯片输入处的波形可测点，此时对信号还原程度主要依靠上升/下降及保持时间等指标来进行描述。而如果指定的参考收发端口是在信道编码器输入端及解码器输出端时，对信号还原程度的描述将会依靠误码率来描述。

电源完整性是指系统供电电源在经过一定的传输网络后在指定器件端口相对该器件对工作电源要求的符合程度。同样，对于同一系统中同一个器件的正常工作条件而言，如果指定的端口不同，其工作电源要求也不同（在随后的例子中将会直观地看到这一点）。通常指定的器件参考端口是芯片电源及地连接引脚处的可测点，此时该芯片的产品手册应给出该端口处的相应指标，常用纹波大小或者电压最大偏离范围来表征。

图一是一个典型背板信号传输的系统示意图。本文中“系统”一词包含信号传输所需的所有相关硬件及软件，包括芯片、封装与PCB板的物理结构，电源及电源传输网络，所有相关电路实现以及信号通信所需的协议等。从设计目的而言，需要硬件提供可制作的支撑及电信号有源/无源互联结构；需要软件提供信号传递的传输协议以及数据内容。

图1 背板信号传输的系统示意图

在本文的以下内容中，将会看到由于这些支撑与互联结构对电信号的传输呈现出一定的频率选择性衰减，从而会使设计者产生对信号完整性及电源完整性的担忧。而不同传输协议及不同数据内容的表达方式对相同传输环境具备不同适应能力，使得设计者需要进一步根据实际的传输环境来选择或优化可行的传输协议及数据内容表达方式。

为描述方便起见以下用“完整性设计与分析”来指代“信号完整性与电源完整性设计与分析”。

2 版图完整性问题、分析与设计

上述背板系统中的硬件支撑及无源互联结构基本上都在一种层叠平板结构上实现。这种层叠平板结构可以由三类元素组成：正片结构、负片结构及通孔。正片结构是指该层上的走线大多为不同逻辑连接的信号线或离散的电源线，由于在制版光刻中所有的走线都会以相同图形的方式出现，所以被称为正片结构，有时也被称为信号层；负片结构则是指该层上基本上是相同逻辑连接的一个或少数几个连接（通常是电源连接或地连接），通常会以大面积敷铜的方式来实现，此时光刻工艺中用相反图形来表征更加容易，所以被称为负片结构，有时也称为平面层（细分为电源平面层和地平面层）；而通孔用来进行不同层之间的物理连接。目前的制造工艺中，无论是芯片、封装以及PCB 板大多都是在类似结构上实现。

1001010…

-0.50.00.51.01.5

-1.0

2.0V c o r e , V

图2 层叠结构示意图

版图完整性设计的目标在于能提供给系统足够好的信号通路以及电源传递网

络。但实际的物理连接并不是理想的，以上述经由过孔的导线为例，在高频时表现出较明显的衰减。

平面层

信号层

过孔 (a) 版图 (b) 版图所对应的层叠结构

0.5

1.0

1.5

2.0 2.50.0

3.0

-0.6-0.4-0.2-0.8

0.0Frequency

M a g . [d B ]

S21

图3 互联结构在高频激励时的表现示意图

电流密度分布的显示对于版图完整性设计与分析有着重要的意义。因为通过电流密度的显示可以直观得观察到信号的寄生耦合位置以及强度，从而帮助版图调试者有针对性地采取耦合或解耦方案。以上结果以矩量法仿真得到。

对于信号完整性而言，首要任务是保证信号通路在一定负载情况下呈现良好的匹配状况；同时避免不期望的寄生耦合改变已设计好的匹配状况。利用电磁场仿真不但可以准确得计算实际版图结构中信号通路的匹配状况，同时也可以计算信号通路周围结构带来的寄生耦合（如果周围是信号线则通常被称为串扰），其强度可以直接表征为周围走线或平面上感应所产生的电流密度，从而可以帮助优化版图结构。

注：上图是图二结构在3GHz 激励下顶层导线电流密度的分布状况。从左图中可以看出高频下电流在导线上的传输呈现出边缘效应。而其传输响应在3GHz 时有大约0.7dB 的衰减

端口4 freq, GHz freq, GHz d B (S (3,1))

d B (S (5,1))

图4 一个简单的信号完整性分析例子

上图中电流密度分布的位置描述了在特定频点激励下发生串扰耦合的具体部位，而S 参数仿真结果则给出了不同频率信号激励下串扰的强度。除改变线距外，周围其它电磁回路环境的改变同样会造成信号传输及串扰状况的不同。一个典型的例子是利用层与层之间的屏蔽可以改善原本放在顶层的走线信号传输或串扰性能。

对于电源完整性而言，期望增加电源与地之间的容性耦合，因为可以帮助滤除电源中的交流波动。在实际应用中，往往采取加解耦电容的方法。对于电源完整性

(b)近端串扰情况，在3GHz 处端口3串扰比端口5严重 (c)远端串扰情况，在3GHz 处端口5串扰比端口3严重

设计而言，电流密度改动的动态显示可以帮助设计者直观了解到电源网络中振荡现象产生的原因。从而帮助设计者确定加解耦电容的最佳位置。

下图模拟了一种简单的电源传递网络：电源平面和地平面是规整的矩形，这有助于定性的验证电磁场仿真结果。工作器件与供电电源分别连接在矩形的两个对角上。假设工作器件对于该供电网络的阻抗为20欧姆。利用电磁场仿真可以观察电流从端口1流入经过该电源传递网络再从端口2流出的损耗状况

图5 简单的电源传递网络仿真

仿真结果如图所示。可以看到上图的结构在1GHz 频段内出现三个主要谐振区域，分别在200MHz 、500MHz 以及1GHz 附近。分别用三个谐振频点来激励端口1并动态显示电流密度分布的变化趋势，可以直观地发现：200MHz 附近的谐振主要是沿矩形的对角方向，并且相对应的特征尺寸为两倍对角线长度（因为过孔的连接）；500MHz 附近的谐振主要是沿矩形的长边方向，相对应的特征尺寸为长边的长度；1GHz 附近的谐振主要是沿矩形的短边方向，相对应的特征尺寸则为短边的长度。

端口1 注：仿真中用一个过孔在电源连接处短接电源平面与地平面

来模拟接上电源的情况（假设电源内阻很小可以忽略）

图6 仿真结果：S 参数及电流密度分布的动态显示

上述谐振区域的存在对于电源完整性的危害在于：如果工作器件（以典型的CMOS 器件为例）在谐振频点上工作，会产生同样频点的电源电流需求，然而因为谐振的关系，从供电电源端到器件电源输入端会产生明显的压降，从而可能使工作器件上实际的工作电压达不到预期值，导致性能恶化甚至无法正常工作。

解决上述问题的方法在于采用某种手段使得电源网络的谐振区远离器件的工作频率，常用的方法是加解耦电容。通过电流密度分布的显示可以了解振荡原因，从而采取针对的方法。针对上面这个例子，可以加一个过孔来模拟解耦电容的作用，并通过改变过孔的位置来观察到谐振模式及谐振点的变化，从而找到最佳的解耦电容放置处。

以上例子中的谐振现象甚至可以定性直观地预计到，以上所述不同特征尺寸与不同谐振频点位置的对应关系可以说明这一点，但这是因为假设的电源平面是规整形状。实际的电源传递网络远比上面的例子要复杂，很难定性预计谐振的模式，但利用上述仿真的手段，仍然可以沿用类似的方法来确定谐振的原因并采取针对性的措施。

M a g . [d B ]

S12m1freq=dB(demo_pcb_PI_plane_mom_a..S(1,2))=-34.113166.7MHz

m2freq=dB(demo_pcb_PI_plane_mom_a..S(1,2))=-22.420465.3MHz

(b) 激励为166.7MHz 时电流密度分布的动态显示截图，结果表明该谐振基本沿矩形对角线方向发生 (c) 激励为465.3MHz 时电流密度分布的动态显示截图，结果表明该谐振基本沿矩形长边方向发生 (d) 激励为976.9MHz 时电流密度分布的

动态显示截图，结果表明该谐振基本沿矩形短边方向发生

4 电路完整性设计与分析

从TTL、GTL 到HSTL、SSTL以及 LVDS，目前芯片接口物理标准的演变反映了集成电路工艺的不断进步，同时也反映了高速信号传输要求的不断提高。了解这些接口标准是完整性设计中必要的一环。因为从版图完整性的分析过程不难看出，只有结合互联结构两端的负载特性对版图的仿真结果才具有实际意义，而负载特性是由其连接的电路特性所决定的。随着传输速率的不断增加，翻转速率控制电路、驱动负载控制电路等措施被广泛使用，这些措施为完整性设计者提供了更多地优化空间。在具体的完整性分析中，需要结合这些控制的实际实现方式，因为这些可能变化的控制会影响到电路的负载特性以及波形性能。另外，芯片上解耦电容的实现也是IO电路设计者的任务之一。

图7 简化电路完整性仿真示意图

以上电路仿真图中包括了芯片、封装及PCB 板信号线互联及电源互联的等效模型（当然也可以由更精确的模型所替代）。驱动电路和接收电路采用了IBIS 模型（也可以用SPICE 模型来替代）。利用该仿真电路我们可以“看到”一个虚拟系统工作时任一点的信号波形或电源波动状况。

对于信号完整性而言，通常关心的是时钟信号的抖动以及信号波形的上升/下降/保持时间。上述电路进行瞬态仿真后利用ADS2005A 中内含的眼图工具自动统计出各抖动分量的值。

图8 在接收端口处的仿真结果：符合规范的眼图以及抖动的统计结果

对于电源完整性而言，通常关心的是某工作器件所承受的实际电源电压波动，即图七中的Vchip 。

图9 同一时间在不同位置“看”到的电源电压波动状况

10203040050

0.00.51.01.52.0-0.5

2.5

time, nsec V c o r e , V

V o u t , V V g p k g , V V p p k g , V 102030400500.00.51.01.52.0-0.52.5time, nsec V c o r e , V

V o u t , V V g i o , V V p i o , V (a) 芯片端口的电源波动和地弹噪声 (b)封装端口的电源波动和地弹噪声

上图中的结果反映了实际分析中常碰到的问题：对于系统集成设计的验证者而言，由于无法测到芯片内部的电源端口所以无法“看到”图九(a)中的波动状况；而此时，在封装外引脚处测得的电源与地是相当稳定的。但最终决定器件正常工作的电源要求是定义在芯片端口的，如果只依靠封装端口的测量结果是不能反映出此时的电源完整性状况。此时需要从芯片厂商处得到封装模型来“虚拟测量”（即仿真）芯片端口处的电源波动及地弹噪声。

针对上述例子，进一步地分别考虑在芯片内部、封装内部以及PCB板加一些解耦电容的效果。下图将用分别扫描解耦电容值的仿真方法来观察对电源完整性的影响。

图10 仿真解耦电容效用的简化原理图

仿真的结果如下图所示：

图11 扫描解耦电容仿真示意图

比对上图(a)和(b)的结果，针对上面这个例子，加在PCB 板上以及封装内的解耦电容并没有明显的作用，此时在芯片电路设计时增大IO 端口处的电容是最有效地方法。除此之外，从图十一(b)中还可以观察到信号完整性与电源完整性的关联性，改变不同解耦电容值，影响的不仅仅是电源波动及地弹噪声状况，信号的波形同时也发生了变化。对于要求较严控制信号通路抖动预算的设计者而言，也需要同时考虑电源完整性可能对抖动的贡献。

5 系统完整性设计与分析

系统完整性设计与分析的必要性首先可以用一个简单的例子来说明：参照图六(a)的简单电源传递网络仿真结果，并不是在所有的频点上都呈现出高阻抗。此时电源完整性的问题与激励信号的频谱直接相关：假设在进行系统测试时的激励信号避开三个谐振区，则不会呈现出高阻抗特性。由此，确定激励信号的频谱分布是分析与设计的前提。而激励信号的频谱分布根本上是由其数据内容所决定，这些最终将归结于协议的设计。

一个更加实际的例子是目前电脑硬件接口由并行总线到串行总线的发展趋势，如从PCI-X 到PCI-E 以及从ATA 到SATA 等。其中采用的信源及信道编码技术可以改善信号在特定环境中的传输性能，如时钟扩频、预加重技术等。

另外，结合信号完整性与电源完整性的定义，通常对参考端口的选取需要满足可测性原则，这对于工程实现或调试有着直接的意义。但对于设计链中不同位置上的设计者而言，可测性的含义并不相同。对于芯片设计者而言，芯片之间的互联结构可以设计特定测试芯片然后利用探针台进行测试，但对于板级设计者而言，无法对手中的成品芯甚至封装中的互联结构特性进行测试。而当信号完整性的参考端口是定义在信道解码器输出处时，误码率的测试将是非常重要的。如对于扩频时钟的分析而言，只有在相关解调器的输出处才能比较信号传输的质量。此时，测量的手段将会用到误码仪，而在无法测试的环境下只能依赖于误码率仿真等手段。

V c o r e , V

V o u t , V V g i o , V V p i o , V time, nsec

V o u t , V (a) 扫描封装及PCB 解耦电容时对结果几乎没有影响

(a) 扫描芯片解耦电容时对结果有明显的影响

地弹噪声

上述的几种情况都要求在仿真分析中能够集成考虑协议算法、电路结构以及互联结构的影响。目前的仿真工具已经可以做到这一点（如图12）

图12 考虑数字预加重时的信号完整性分析

在针对已有系统的分析中，由于系统完整性分析所包含的因素非常多，加之协议建模需要相当的工作量，往往一个比较实用的方法是直接测量协议码流（利用逻辑分析仪等仪器），并将之转入到仿真平台中作为电路的激励。这种方法对于现场调试故障系统时有着直接的意义：因为测试方法可以准确再现故障时的系统应用场景。为此，一个可行的解决方案如下图所示：

互联结构模型

数字预加重算法

图13 结合测试建模的分析流程

以上分析流程同样也可以用在设计流程中，可以用测试的方法直接获取待分析接口的协议数据用于电路设计与版图设计的前期验证，只是由于硬件尚未实现时与仿真结果比对的将是规范或者是以前的经验。

进一步地，以一个DDRII 的例子来说明上述流程。用逻辑分析仪测试到的DDRII 协议数据流可以利用软件与仪器的接口直接读入仿真环境，见下图。

图14 Agilent 16900逻辑分析仪捕获的DDRII 数据（其中, 亮显的datagroup1是DQ[7:0]的八位总线）

测试有问题的主板

当出现问题时…

TDR 或 VNA

或示波器

将版图导入仿真软件

无源模型14

仿真找出问题并改进

01-12T 1,

1-12T 2, V 01-12T 3, V 01-12T 4, V 01-12T 5, V 01-12T 6, V 01-12T 7, V 20

801001201401601802002202402602803003203403603804004204404604805000

520

01-12time, nsec

T 8, V

VAR VAR1

tstepb=0.625

Eqn

Var R7R6R5

R2R1T7

I2I3I4I5I6I7I1

图15 利用软件自带的仪器连接功能读入到仿真环境中再现

M LSUBSTRATE3ChipSubst

Di el ctric -i : ER[i], H[i], TAND[i]

M ta l-i : T[i], COND[i], TYPE[i]Metal-2

Metal-1

Dielectric-1MLSUBSTRATE3PcbSubst

Die le tric -i : ER[i ], H[i], TAND[i]

M ta l-i : T[i ], COND[i ], TYPE[i]Metal-2

Metal-1

Dielectric-1

MLSUBSTRATE3PkgSubst

Die le tric -i : ER[i ], H[i], TAND[i]

M ta l-i : T[i ], COND[i ], TYPE[i]Metal-2

Metal-1

Dielectric-1

Tran Tran1

MaxTimeStep=0.1 nsec

StopTime=500.0 nsec TRANSIENT L L L

图16 利用读入的总线数据作为电路仿真的激励

来分析信号完整性与电源完整性问题

01-12...u t 1, V

01-12...u t 2, V 01-12...u t 3, V 01-12...u t 4, V 01-12...u t 5, V 01-12...u t 6, V 01-12...u t 7, V 20

100

120

140

160

180

200

220

240

260

280

300

320

340

360

380

400

420

440

460

480

500

01-1

2time, nsec

...u t 8, V 20

100

120

140

160

180

200

220

240

260

280

300

320

340

360

380

400

420

440

460

480

500

012

-1

3time, nsec

V g i o , V

V p i o , V 20

100

120

140

160

180

200

220

240

260

280

300

320

340

360

380

400

420

440

460

480

500

-2

time, nsec

V g g i o , V

V d d i o , V

图17 仿真结果：(a)为该总线各信号在接收端口的波形； (b)为在芯片驱动电路端口处的电源及地波动状况； (c) 为在芯片连接封装端口处的电源及地波动状况；

该DDRII 的分析例子假设了这样的一个应用场景：每8个数据线共用一个电源及地网络，该网络简化可表示为图16中的状况。实际情况中，需要用相应的实际模型替换该例子中的简化模型。从设计的角度来看，由于系统工作的信息可以都被包括在该分析流程中，设计者可以方便地改变相应的参数来达到优化的目的。

(a) (b) (c)

6 小结

信号完整性与电源完整性系统分析与设计的根本需求来自于数据传输速率的快速增加，从而使得以前微秒(us)量级的边沿或保持时间减少到纳秒(ns)甚至皮秒(ps)。如此高的带宽需求使得仅考虑版图级的解决方案已经很难满足系统正常工作的需求。另外，集成电路的工艺发展使得集成度大大提高，导致芯片上电流密度的急速增加使这个问题更加严重。由此有必要从整个系统设计开始就考虑信号完整性与电源完整性的问题。‘

相应地，系统化仿真对于仿真工具也提出了新的挑战，完整的仿真流程、方便的操作手段以及与测量的紧密结合将会成为实现快速有效地解决完整性问题的关键。以上仿真结果在ADS2005A中得到。

五款信号完整性仿真工具介绍

现在的高速电路设计已经达到GHz的水平，高速PCB设计要求从三维设计理论出发对过孔、封装和布线进行综合设计来解决信号完整性问题。高速PCB设计要求中国工程师必须具备电磁场的理论基础，必须懂得利用麦克斯韦尔方程来分析PCB设计过程中遇到的电磁场问题。目前，Ansoft公司的仿真工具能够从三维场求解的角度出发，对PCB设计的信号完整性问题进行动态仿真。 (一)Ansoft公司的仿真工具现在的高速电路设计已经达到GHz的水平，高速PCB设计要求从三维设计理论出发对过孔、封装和布线进行综合设计来解决信号完整性问题。高速PCB设计要求中国工程师必须具备电磁场的理论基础，必须懂得利用麦克斯韦尔方程来分析PCB设计过程中遇到的电磁场问题。目前，Ansoft公司的仿真工具能够从三维场求解的角度出发，对PCB设计的信号完整性问题进行动态仿真。 Ansoft的信号完整性工具采用一个仿真可解决全部设计问题： SIwave是一种创新的工具，它尤其适于解决现在高速PCB和复杂IC封装中普遍存在的电源输送和信号完整性问题。该工具采用基于混合、全波及有限元技术的新颖方法，它允许工程师们特性化同步开关噪声、电源散射和地散射、谐振、反射以及引线条和电源/地平面之间的耦合。该工具采用一个仿真方案解决整个设计问题，缩短了设计时间。它可分析复杂的线路设计，该设计由多重、任意形状的电源和接地层，以及任何数量的过孔和信号引线条构成。仿真结果采用先进的3D图形方式显示，它还可产生等效电路模型，使商业用户能够长期采用全波技术，而不必一定使用专有仿真器。 (二)SPECCTRAQuest Cadence的工具采用Sun的电源层分析模块： Cadence Design Systems的SpecctraQuest PCB信号完整性套件中的电源完整性模块据称能让工程师在高速PCB设计中更好地控制电源层分析和共模EMI。该产品是由一份与Sun Microsystems公司签署的开发协议而来的，Sun最初研制该项技术是为了解决母板上的电源问题。有了这种新模块，用户就可根据系统要求来算出电源层的目标阻抗；然后基于板上的器件考虑去耦合要求，Shah表示，向导程序能帮助用户确定其设计所要求的去耦合电容的数目和类型；选择一组去耦合电容并放置在板上之后，用户就可运行一个仿真程序，通过分析结果来发现问题所在。 SPECCTRAQuest是CADENCE公司提供的高速系统板级设计工具，通过它可以控制与PCB layout相应的限制条件。在SPECCTRAQuest菜单下集成了一下工具：（1）SigXplorer可以进行走线拓扑结构的编辑。可在工具中定义和控制延时、特性阻抗、驱动和负载的类型和数量、拓扑结构以及终端负载的类型等等。可在PCB详细设计前使用此工具，对互连线的不同情况进行仿真，把仿真结果存为拓扑结构模板，在后期详细设计中应用这些模板进行设计。（2）DF/Signoise工具是信号仿真分析工具，可提供复杂的信号延时和信号畸变分析、IBIS 模型库的设置开发功能。SigNoise是SPECCTRAQUEST SI Expert和SQ Signal Explorer Expert进行分析仿真的仿真引擎，利用SigNoise可以进行反射、串扰、SSN、EMI、源同步及系统级的仿真。（3）DF/EMC工具——EMC分析控制工具。（4）DF/Thermax——热分析控制工具。 SPECCTRAQuest中的理想高速PCB设计流程：由上所示，通过模型的验证、预布局布线的space分析、通过floorplan制定拓朴规则、由规

cadence信号完整性仿真步骤

Introduction Consider the proverb, “It takes a village to raise a child.” Similarly, multiple design team members participate in assuring PCB power integrity (PI) as a design moves from the early concept phase to becoming a mature product. On the front end, there’s the electrical design engineer who is responsible for the schematic. On the back end, the layout designer handles physical implemen-tation. Typically, a PI analysis expert is responsible for overall PCB PI and steps in early on to guide the contributions of others. How quickly a team can assure PCB PI relates to the effectiveness of that team. In this paper, we will take a look at currently popular analysis approaches to PCB PI. We will also introduce a team-based approach to PCB PI that yields advantages in resource utilization and analysis results. Common Power Integrity Analysis Methods There are two distinct facets of PCB PI – DC and AC. DC PI guarantees that adequate DC voltage is delivered to all active devices mounted on a PCB (often using IR drop analysis). This helps to assure that constraints are met for current density in planar metals and total current of vias and also that temperature constraints are met for metals and substrate materials. AC PI concerns the delivery of AC current to mounted devices to support their switching activity while meeting constraints for transient noise voltage levels within the power delivery network (PDN). The PDN noise margin (variation from nominal voltage) is a sum of both DC IR drop and AC noise. DC PI is governed by resistance of the metals and the current pulled from the PDN by each mounted device. Engineers have, for many years, applied resistive network models for approximate DC PI analysis. Now that computer speeds are faster and larger addressable memory is available, the industry is seeing much more application of layout-driven detailed numerical analysis techniques for DC PI. Approximation occurs less, accuracy is higher, and automation of How a Team-Based Approach to PCB Power Integrity Analysis Yields Better Results By Brad Brim, Sr. Staff Product Engineer, Cadence Design Systems Assuring power integrity of a PCB requires the contributions of multiple design team members. Traditionally, such an effort has involved a time-consuming process for a back-end-focused expert at the front end of a design. This paper examines a collaborative team-based approach that makes more efficient use of resources and provides more impact at critical points in the design process. Contents Introduction (1) Common Power Integrity Analysis Methods (1) Applying a Team-Based Approach to Power Integrity Analysis (3) Summary (6) For Further Information (7)

于博士信号完整性分析入门-初稿

于博士信号完整性分析入门于争博士 https://www.360docs.net/doc/5412710199.html, 整理:runnphoenix

什么是信号完整性? 如果你发现，以前低速时代积累的设计经验现在似乎都不灵了，同样的设计，以前没问题，可是现在却无法工作，那么恭喜你，你碰到了硬件设计中最核心的问题：信号完整性。早一天遇到，对你来说是好事。在过去的低速时代，电平跳变时信号上升时间较长，通常几个ns。器件间的互连线不至于影响电路的功能，没必要关心信号完整性问题。但在今天的高速时代，随着IC输出开关速度的提高，很多都在皮秒级，不管信号周期如何，几乎所有设计都遇到了信号完整性问题。另外，对低功耗追求使得内核电压越来越低，1.2v内核电压已经很常见了。因此系统能容忍的噪声余量越来越小，这也使得信号完整性问题更加突出。广义上讲，信号完整性是指在电路设计中互连线引起的所有问题，它主要研究互连线的电气特性参数与数字信号的电压电流波形相互作用后，如何影响到产品性能的问题。主要表现在对时序的影响、信号振铃、信号反射、近端串扰、远端串扰、开关噪声、非单调性、地弹、电源反弹、衰减、容性负载、电磁辐射、电磁干扰等。信号完整性问题的根源在于信号上升时间的减小。即使布线拓扑结构没有变化，如果采用了信号上升时间很小的IC芯片，现有设计也将处于临界状态或者停止工作。下面谈谈几种常见的信号完整性问题。反射：图1显示了信号反射引起的波形畸变。看起来就像振铃，拿出你制作的电路板，测一测各种信号，比如时钟输出或是高速数据线输出，看看是不是存在这种波形。如果有，那么你该对信号完整性问题有个感性的认识了，对，这就是一种信号完整性问题。很多硬件工程师都会在时钟输出信号上串接一个小电阻，至于为什么，他们中很多人都说不清楚，他们会说，很多成熟设计上都有，照着做的。或许你知道，可是确实很多人说不清这个小小电阻的作用，包括很多有了三四年经验的硬件工程师，很惊讶么?可这确实是事实，我碰到过很多。其实这个小电阻的作用就是为了解决信号反射问题。而且随着电阻的加大，振铃会消失，但你会发现信号上升沿不再那么陡峭了。这个解决方法叫阻抗匹配，奥，对了，一定要注意阻抗匹配，阻抗在信号完整性问题中占据着极其重要的

PCB板级信号完整性的仿真及应用

作者简介：曹宇（１９６９－），男，上海人，硕士，工程师．第６卷第６期２００６年１２月泰州职业技术学院学报ＪｏｕｒｎａｌｏｆＴａｉｚｈｏｕＰｏｌｙｔｅｃｈｎｉｃａｌＩｎｓｔｉｔｕｔｅＶｏｌ．６Ｎｏ．６Ｄｅｃ．２００６摘要：针对高速数字电路印刷电路板的板级信号完整性，分析了ＩＢＩＳ模型在板级信号完整性分析中的作用。利用ＡＤＳ仿真软件，采用电磁仿真建模和电路瞬态仿真测试了某个实际电路版图，给出了实际分析结果。关键词：信号完整性；ＩＢＩＳ；仿真；Ｓ参数中图分类号：ＴＰ３９１．９文献标识码：Ａ文章编号：１６７１－０１４２（２００６）０６－００３０－０３信号完整性（ＳＩ，ＳｉｇｎａｌＩｎｔｅｇｒｉｔｙ）的概念是针对高速数字信号提出来的。以往的数字产品，其时钟或数据频率在几十兆之内时，信号的上升时间大多在几个纳秒，甚至几十纳秒以上。数字化产品设计工程师关注最多的是“数字设计”保证逻辑正确。随着数字技术的飞速发展，原先只是在集成电路芯片设计中需要考虑的问题［１］在ＰＣＢ板级设计中正在逐步显现出来，并由此提出了信号完整性的概念。在众多的讲述信号完整性的论文和专著中［２，３］，对信号完整性的描述都是从信号传输过程中可能出现的问题（比如串扰，阻抗匹配，电磁兼容，抖动等）本身来讨论信号完整性，对信号完整性没有一个统一的定义。事实上，信号完整性是指信号在通过一定距离的传输路径后在特定接收端口相对指定发送端口信号的还原程度，这个还原程度是指在指定的收发参考端口，发送芯片输出处及接收芯片输入处的波形需满足系统设计的要求［４］。１、板级信号完整性分析１．１信号完整性分析内容的确定信号完整性分析工作是一项产品开发全流程工作，从产品设计阶段开始一直延续到产品定型。ＰＣＢ板级设计同样如此。在系统设计阶段，产品还没有进入试制，需要建立相应的系统模型并得到仿真结果以验证设计思想和设计体系正确与否，这个阶段称前仿真；前仿真通过后，产品投入试制，样品出来后再进行相应的测试和仿真，这个阶段称后仿真。假如将每一块ＰＣＢ板视为一个系统，影响这个系统正常工作的信号问题涉及到所有的硬件和软件，包括芯片、封装、ＰＣＢ物理结构、电源及电源传输网络和协议。对系统所有部分都进行仿真验证是不现实的。应根据系统设计的要求选定部分内容进行测试仿真。本文所提及的“板级信号完整性分析”仅针对芯片引脚和走线的互连状态分析。当被传输的信号脉冲时间参量（如上升时间、传输时间等）已缩短至和互连线上电磁波传输时间处于同一个量级时，信号在互连线上呈现波动效应，应采用微波传输线或分布电路的模型来对待互连线，从而产生了时延、畸变、回波、相邻线之间的干扰噪声等所谓的“互连效应”［１］。假设ＰＣＢ板上芯片引脚的输入输出信号都是“干净”的，那么只要考虑互连线路本身的互连效应。事实上，每个芯片引脚在封装时都有其独特的线路特性，这些特性是由其内部的晶体管特性决定的，同样的信号在不同引脚上的传输效率差异很大。因此，在分析信号传输的互连效应时必须考虑芯片内部的电路特性以提取相对准确的电路模型，并在此基础上作进一步的分析。这个模型就是在业界被广泛使用的ＩＢＩＳ模型。１．２ＩＢＩＳ标准模型的建立ＰＣＢ板级信号完整性的仿真及应用曹宇，丁志刚，宗宇伟（上海计算机软件技术开发中心，上海２０１１１２）

信号完整性分析基础系列之一——眼图测量

信号完整性分析基础系列之一 ——关于眼图测量（上）汪进进美国力科公司深圳代表处内容提要：本文将从作者习惯的无厘头漫话风格起篇，从四个方面介绍了眼图测量的相关知识：一、串行数据的背景知识; 二、眼图的基本概念; 三、眼图测量方法; 四、力科示波器在眼图测量方面的特点和优势。全分为上、下两篇。上篇包括一、二部分。下篇包括三、四部分。您知道吗？眼图的历史可以追溯到大约47年前。在力科于2002年发明基于连续比特位的方法来测量眼图之前，1962年-2002的40年间，眼图的测量是基于采样示波器的传统方法。您相信吗？在长期的培训和技术支持工作中，我们发现很少有工程师能完整地准确地理解眼图的测量原理。很多工程师们往往满足于各种标准权威机构提供的测量向导，Step by Step，满足于用“万能”的Sigtest软件测量出来的眼图给出的Pass or Fail结论。这种对于Sigtest的迷恋甚至使有些工程师忘记了眼图是可以作为一项重要的调试工具的。在我2004年来力科面试前，我也从来没有听说过眼图。那天面试时，老板反复强调力科在眼图测量方面的优势，但我不知所云。之后我Google“眼图”，看到网络上有限的几篇文章，但仍不知所云。刚刚我再次Google“眼图”，仍然没有找到哪怕一篇文章讲透了眼图测量。网络上搜到的关于眼图的文字，出现频率最多的如下，表达得似乎非常地专业，但却在拒绝我们的阅读兴趣。 “在实际数字互连系统中，完全消除码间串扰是十分困难的，而码间串扰对误码率的影响目前尚无法找到数学上便于处理的统计规律，还不能进行准确计算。为了衡量基带传输系统的性能优劣，在实验室中，通常用示波器观察接收信号波形的方法来分析码间串扰和噪声对系统性能的影响，这就是眼图分析法。如果将输入波形输入示波器的Y轴，并且当示波器的水平扫描周期和码元定时同步时，适当调整相位，使波形的中心对准取样时刻，在示波器上显示的图形很象人的眼睛，因此被称为眼图（Eye Map）。二进制信号传输时的眼图只有一只“眼睛”，当传输三元码时，会显示两只“眼睛”。眼图是由各段码元波形叠加而成的，眼图中央的垂直线表示最佳抽样时刻，位于两峰值中间的水平线是判决门限电平。在无码间串扰和噪声的理想情况下，波形无失真，每个码元将重叠在一起，最终在示波器上看到的是迹线又细又清晰的“眼睛”，“眼”开启得最大。当有码

五款信号完整性仿真分析工具

SI 五款信号完整性仿真工具介绍（一）Ansoft公司的仿真工具现在的高速电路设计已经达到GHz的水平，高速PCB设计要求从三维设计理论出发对过孔、封装和布线进行综合设计来解决信号完整性问题。高速PCB 设计要求中国工程师必须具备电磁场的理论基础，必须懂得利用麦克斯韦尔方程来分析PCB设计过程中遇到的电磁场问题。目前，An soft公司的仿真工具能够从三维场求解的角度出发，对PCB 设计的信号完整性问题进行动态仿真。 Ansoft 的信号完整性工具采用一个仿真可解决全部设计问题： Slwave是一种创新的工具，它尤其适于解决现在高速PCB和复杂IC封装中普遍存在的电源输送和信号完整性问题。该工具采用基于混合、全波及有限元技术的新颖方法，它允许工程师们特性化同步开关噪声、电源散射和地散射、谐振、反射以及引线条和电源/地平面之间的耦合。该工具采用一个仿真方案解决整个设计问题，缩短了设计时间。它可分析复杂的线路设计，该设计由多重、任意形状的电源和接地层，以及任何数量的过孔和信号引线条构成。仿真结果采用先进的3D 图形方式显示，它还可产生等效电路模型，使商业用户能够长期采用全波技术，而不必一定使用专有仿（二）SPECCTRAQuest Cade nee的工具采用Sun的电源层分析模块: Cade nee Design System 的SpeeetraQuest PCB信号完整性套件中的电源完整性模块据称能让工程师在高速PCB设计中更好地控制电源层分析和共模EMI 。该产品是由一份与Sun Microsystems公司签署的开发协议而来的，Sun最初研制该项技术是为了解决母板上的电源问题。有了这种新模块，用户就可根据系统要求来算出电源层的目标阻抗；然后基于板上的器件考虑去耦合要求，Shah表示，向导程序能帮助用户确定其设计所要求的去耦合电容的数目和类型；选择一组去耦合电容并放置在板上之后，用户就可运行一个仿真程序，通过分析结果来发现问题所在。 SPECCTRAQuest是CADENCE公司提供的高速系统板级设计工具，通过它可以控制与PCB layout相应的限制条件。在SPECCTRAQuest菜单下集成了一下工具：（1）SigXplorer 可以进行走线拓扑结构的编辑。可在工具中定义和控制延时、特性阻抗、驱动和负载的类型和数量、拓扑结构以及终端负载的类型等等。可在

PCB设计与信号完整性仿真

本人技术屌丝一枚，从事PCB相关工作已达8年有余，现供职于世界闻名的首屈一指的芯片设计公司，从苦逼的板厂制板实习，到初入Pcblayout，再到各种仿真的实战，再到今天的销售工作，一步一步一路兢兢业业诚诚恳恳，有一些相关领悟和大家分享。买卖不成也可交流。 1.谈起硬件工作，是原理图，pcb，码农的结合体，如果你开始了苦逼的pcblayout工作，那么将是漫长的迷茫之路，日复一日年复一年，永远搞不完的布局，拉线。眼冒金星不是梦。最多你可以懂得各种模块的不同处理方式，各种高速信号的设计，但永远只能按照别人的意见进行，毫无乐趣。 2.谈起EDA相关软件，形象的说，就普通的PROTEL/AD来说你可能只有3-6K，对于pads 可能你有5-8K，对于ALLEGRO你可能6-10K,你会哀叹做的东西一样，却同工不同酬，没办法这就是市场，我们来不得无意义的抱怨。 3.众所周知，一个PCB从业者最好的后路就是仿真工作，为什么呢？一；你可以懂得各种模块的设计原则，可以优化不准确的部分，可以改善SI/PI可以做很多，这往往是至关重要的，你可以最大化节约成本，减少器件却功效相同；二；从一个pcblayout到仿真算是水到渠成，让路走的更远；三：现实的说薪资可以到达11-15K or more，却更轻松，更有价值，发言权，你不愿意吗？现在由于本人已技术转销售，现在就是生意人了哈哈，我也查询过各种仿真资料我发现很少，最多不过是Mentor Graphics 的HyperLynx ，candense的si工具，

但是他们真的太low了，精确度和完整性根本不能保证，最多是定性的能力，无法定量。真正的仿真是完整的die到die的仿真，是完整的系统的，是需要更高级的仿真软件，被收购的xxsigrity，xx ansys，hspicexx，adxx等等，这些软件才是真正的仿真。本人提供各种软件及实战代码，例子，从基本入门到高级仿真，从电源仿真，到ddr仿真到高速串行仿真，应有尽有，，完全可以使用，想想以后的高薪，这点投入算什么呢？舍不得孩子套不住狼哦。所有软件全兼容32位和64位系统。切记本人还提供学习手册，你懂的，完全快速进入仿真领域。你懂的！希望各位好好斟酌，自己的路是哪个方向，是否想更好的发展，舍得是哲学范畴，投资看得是利润的最大化，学会投资吧，因为他值得拥有，骚年！注：本人也可提供培训服务，面面俱到，形象具体，包会！有购买和学习培训兴趣的请联系 QQ:2941392162

于博士信号完整性分析入门(修改)

于博士信号完整性分析入门于争博士 https://www.360docs.net/doc/5412710199.html, for more information,please refer to https://www.360docs.net/doc/5412710199.html, 电设计网欢迎您

信号完整性分析基础系列之二十四

信号完整性分析基础系列之二十四——关于抖动（上）美国力科公司深圳代表处汪进进写在前面的话抖动话题是示波器测量的最高境界，也是最风云变换的一个话题，这是因为抖动是示波器测量的诸多功能中最和“数学”相关的。玩数学似乎是需要一定境界的。 “力科示波器是怎么测量抖动的?”，“这台示波器抖动测量准不准?”，“时钟抖动和数据抖动测量方法为什么不一样？”，“总体抖动和峰峰值抖动有什么区别? ”，“余辉方法测量抖动不是最方便吗？”，“抖动和眼图，浴盆曲线之间是什么?”，…… 关于抖动的问题层出不穷。这么多年来，在完成了“关于触发（上）、（下）”和“关于眼图（上）、（下）”，“关于S参数（上）（下）”等三篇拙作后，我一直希望有一篇“关于抖动”的文章问世，但每每下笔又忐忑而止，怕有谬误遗毒。今天，当我鼓起勇气来写关于抖动的时候，我需要特别说明，这是未定稿，恳请斧正。抖动和波形余辉的关系有一种比较传统的测量抖动的方法，就是利用余辉来查看信号边沿的变化，然后再用光标测量变化的大小（如图1所示），后来更进了一步，可以利用示波器的“余辉直方图”和相关参数自动测量出余辉的变化范围，这样测量的结果就被称为“抖动”。这个方法是在示波器还没有“测量统计”功能之前的方法，但在90年代初力科发明了测量统计功能之后，这个方法就逐渐被淘汰了。图1 传统的抖动测量方法这种传统的方法有下面这些缺点：（1）总会引入触发抖动，因此测量的结果很不准确。（2）只能测量某种参数的抖动，譬如触发上升沿，测量下降沿的余辉变化，反应了宽度的抖动，触发上升沿，测量相邻的上升沿的余辉变化，反应了周期的抖动。显然还有很多类型的抖动特别是最重要的TIE抖动无法测量出来。（3）抖动产生的因果关系的信息也无从得知。定义抖动的四个维度和抖动相关的名词非常多：时钟抖动，数据抖动; 周期抖动，TIE抖动，相位抖动，cycle-cycle抖动; 峰峰值抖动(pk-pk jitter)，有效值抖动(rms jitter);总体抖动(Tj)，随机抖动(Rj)，固有抖动(Dj);周期性抖动，DCD抖动，ISI抖动，数据相关性抖动; 定时抖动，基于误码率的抖动; 水平线以上的抖动和水平线以下的抖动…… 这些名词反应了定义抖动的不同维度。回到“什么是抖动”的定义吧。其实抖动的定义一直没有统一，这可能也是因为需要表达清楚这个概念的维度比较多的原因。目前引用得比较多的定义是: Jitter is defined as the short-term variations of a digital signal’s significant instants from their ideal positions in time. 就是说抖动是信号在电平转换时，其边沿与理想位置之间的偏移量。如图2所示，红色的是表示理想信号，实际信号的边沿和红色信号边沿之间的偏差就是抖动。什么是“理想位置”，“理想位置”是怎么得到的？这是被问到后最不好回答的问题。

信号完整性分析

信号完整性背景信号完整性问题引起人们的注意，最早起源于一次奇怪的设计失败现象。当时，美国硅谷一家著名的影像探测系统制造商早在7 年前就已经成功设计、制造并上市的产品，却在最近从生产线下线的产品中出现了问题，新产品无法正常运行，这是个20MHz 的系统设计，似乎无须考虑高速设计方面的问题，更为让产品设计工程师们困惑的是新产品没有任何设计上的修改，甚至采用的元器件型号也与原始设计的要求一致，唯一的区别是 IC 制造技术的进步，新采购的电子元器件实现了小型化、快速化。新的器件工艺技术使得新生产的每一个芯片都成为高速器件，也正是这些高速器件应用中的信号完整性问题导致了系统的失败。随着集成电路(IC)开关速度的提高，信号的上升和下降时间迅速缩减，不管信号频率如何，系统都将成为高速系统并且会出现各种各样的信号完整性问题。在高速PCB 系统设计方面信号完整性问题主要体现为：工作频率的提高和信号上升/下降时间的缩短，会使系统的时序余量减小甚至出现时序方面的问题；传输线效应导致信号在传输过程中的噪声容限、单调性甚至逻辑错误；信号间的串扰随着信号沿的时间减少而加剧；以及当信号沿的时间接近0.5ns 及以下时，电源系统的稳定性下降和出现电磁干扰问题。

信号完整性含义信号完整性(Signal Integrity)简称SI，指信号从驱动端沿传输线到达接收端后波形的完整程度。即信号在电路中以正确的时序和电压作出响应的能力。如果电路中信号能够以要求的时序、持续时间和电压幅度到达IC，则该电路具有较好的信号完整性。反之，当信号不能正常响应时，就出现了信号完整性问题。从广义上讲，信号完整性问题指的是在高速产品中由互连线引起的所有问题，主要表现为五个方面:

Altium Demo系列_信号完整性分析SI仿真

信号完整性分析SI仿真Demo Altium Designer的SI仿真功能，可以在原理图阶段假定PCB环境进行布线前预仿真，帮助用户进行设计空间探索，也可以在PCB布线后按照实际设计环境进行仿真验证，并辅以虚拟端接，参数扫描等功能，帮助用户考察和优化设计，增强设计信心。 1.在Windows下打开SI_demo子目录，双击打开演示案例项目 SI_demo.prjpcb，当前项目树中只有一页原理图SI_demo.schdoc，双击 SI_demo.schdoc打开原理图。观察到图中有U2和U3两个IC器件。 2.为器件指定IBIS模型（如果元件库中该器件已有正确的IBIS模型，则可跳过步骤2）通过双击器件U2，弹出以下窗口：

点击Add右边的下拉箭头，选择Signal Integrity，为器件U2指定SI仿真用的IBIS模型。在弹出的SI模型选择窗口中点击 Import IBIS，选择U2对应的IBIS模型文件导入，本例中U2的IBIS模型文件为SI_demo文件夹中的文件 5107_lmi.ibs，后面各窗口一直点击 OK，直到回到原理图界面，U2的模型设定完成。双击器件U3，按照同样的步骤为U3 指定IBIS模型，其对应的IBIS模型文件为：edd2516akta01.ibs

3.为关注的网络设定规则通过点击主菜单下的Place->Directives->Blanket，放置一个方框，将所关注的网络名称框住（本例中已经框住了LMID00-LMID15共16位数据总线）。然后同样通过Place->Directives->PCB Layout, 放置一个PCB Rule规则符号，置于方框的边界上。

信号完整性分析基础之八——抖动的频域分析

在上两篇文章中，我们分别介绍了直方图（统计域分析）和抖动追踪（时域分析）在抖动分析中的应用。从抖动的直方图和抖动追踪波形上我们可以得到抖动的主要构成成分以及抖动参数的变化趋势。如需对抖动的构成做进一步的分析，还需要从频域角度去进一步分析抖动的跟踪波形。抖动的频谱即是对抖动追踪（jitter track）波形做FFT运算。如下图1所示为一个时钟周期测量参数的追踪、频谱分析步骤及效果，在抖动频谱图上可以清楚的看出某两个频率值点抖动比较大：图1 抖动频谱黄色为实际采集到的时钟波形（C1通道） P1测量C1通道时钟信号的时钟周期 F7函数对P1测量参数进行跟踪 F6对F7进行FFT分析下图2所示为一典型的串行信号抖动追踪频谱图，从图中可看出各种抖动成分；DDj和Pj为窄带频谱（三角形谱或者谱线）但是DDj和Pj的区别是由于DDj是和码型相关的，其频率fDDJ一般会是数据位率的整数倍，如果Pj的频率fPJ正好等于fDDJ，那么从抖动的频谱图里面是很难将DDj和Pj精确的分开的，所以通常在抖动分解的过程中一般通过时域平均的方法来分解DDj；BUj主要由于串扰等因素引起的，一般分为两种，一种是窄带，但幅度较高，很显然这类BUJ也是很难和PJ区分开的，除非我们知道引起BUJ的源头，知道其频率，所以说我们在抖动测试时得到的PJ一般会包含这类BUJ(所以通常情况下对这类BUJ不加区分，直接算做PJ，而将BUJ分类为PJ和OBUJ，在之前的抖动分类文章中有提及)；另外一类是宽带的BUJ（很多时候也叫OBUJ，other bounded uncorrelated jitter），幅度很小，基本会埋没到RJ中去，这类抖动很容易被误算作RJ，目前使用在示波器上的抖动分解软件只有Lecroy最近推出的SDAII（基于NQ-SCALE抖动分解理论）能够较好的将这类抖动从Rj中剥离出来；RJ是宽带频谱，幅度很小。

千兆位设备PCB的信号完整性设计

千兆位设备PCB的信号完整性设计本文主要讨论在千兆位数据传输中需考虑的信号完整性设计问题，同时介绍应用PCB设计工具解决这些问题的方法，如趋肤效应和介质损耗、过孔和连接器的影响、差分信号及布线考虑、电源分配及EMI控制等。通讯与计算机技术的高速发展使得高速PCB设计进入了千兆位领域，新的高速器件应用使得如此高的速率在背板和单板上的长距离传输成为可能，但与此同时，PCB设计中的信号完整性问题(SI)、电源完整性以及电磁兼容方面的问题也更加突出。信号完整性是指信号在信号线上传输的质量，主要问题包括反射、振荡、时序、地弹和串扰等。信号完整性差不是由某个单一因素导致，而是板级设计中多种因素共同引起。在千兆位设备的PCB板设计中，一个好的信号完整性设计要求工程师全面考虑器件、传输线互联方案、电源分配以及EMC方面的问题。高速PCB设计EDA工具已经从单纯的仿真验证发展到设计和验证相结合，帮助设计者在设计早期设定规则以避免错误而不是在设计后期发现问题。随着数据速率越来越高设计越来越复杂，高速PCB系统分析工具变得更加必要，这些工具包括时序分析、信号完整性分析、设计空间参数扫描分析、EMC设计、电源系统稳定性分析等。这里我们将着重讨论在千兆位设备PCB设计中信号完整性分析应考虑的一些问题。高速器件与器件模型尽管千兆位发送与接收元器件供应商会提供有关芯片的设计资料，但是器件供应商对于新器件信号完整性的了解也存在一个过程，这样器件供应商给出的设计指南可能并不成熟，还有就是器件供应商给出的设计约束条件通常都是非常苛刻的，对设计工程师来说要满足所有的设计规则会非常困难。所以就需要信号完整性工程师运用仿真分析工具对供应商的约束规则和实际设计进行分析，考察和优化元器件选择、拓扑结构、匹配方案、匹配元器件的值，并最终开发出确保信号完整性的PCB布局布线规则。因此，千兆位信号的精确仿真分析变得十分重要，而器件模型在信号完整性分析工作中的作用也越来越得到重视。元器件模型通常包括IBIS模型和Spice模型。由于板级仿真只关心输出管脚经过互联系统到输入管脚的信号响应，同时IC厂家不希望泄漏器件内部详细的电路信息，且晶体管级Spice模型仿真时间通常难以忍受，所以IBIS模型在高速PCB设计领域逐渐被越来越多的器件厂家和信号完整性工程师所接受。对于千兆位设备PCB系统的仿真，工程师经常会对IBIS模型的精确性提出质疑。当器件工作在晶体管的饱和与截止区时，IBIS模型缺乏足够详细的信息来描述，在瞬态响应的非线性区域，用IBIS模型仿真的结果不能像晶体管级模型那样产生精确的响应信息。然而，对于ECL类型器件，可以得到和晶体管级模型仿真结果很吻合的IBIS模型，原因很简单，ECL驱动器工作在晶体管的线性区域，输出波形更接近于理想的波形，按IBIS标准可以得到较为精确的IBIS模型。随着数据传输速率提高，在ECL技术基础上发展起来的差分器件得到很大发展。LVDS标准和CML等使得千兆位信号传输成为可能。从上面的讨论可知，由于电路结构和相应的差分技术应用，IBIS标准仍然适用于千兆位系统的设计。已发表的一些IBIS模型在2.5Gbps LVDS 和CML设计中的应用文章也证明了这一点。由于IBIS模型不适用于描述有源电路，对于许多有预加重电路进行损耗补偿的Gbps器件，IBIS模型并不合适。因此，在千兆位系统设计中，IBIS模型只有在下列情况下才可以有效工作： 1．差分器件工作在放大区(线性V-I曲线) 2．器件没有有源预加重电路

《信号完整性与电源完整性的仿真分析与设计》

信号完整性与电源完整性的仿真分析与设计 1简介信号完整性是指信号在通过一定距离的传输路径后在特定接收端口相对指定发送端口信号的还原程度。在讨论信号完整性设计性能时，如指定不同的收发参考端口，则对信号还原程度会用不同的指标来描述。通常指定的收发参考端口是发送芯片输出处及接收芯片输入处的波形可测点，此时对信号还原程度主要依靠上升/下降及保持时间等指标来进行描述。而如果指定的参考收发端口是在信道编码器输入端及解码器输出端时，对信号还原程度的描述将会依靠误码率来描述。电源完整性是指系统供电电源在经过一定的传输网络后在指定器件端口相对该器件对工作电源要求的符合程度。同样，对于同一系统中同一个器件的正常工作条件而言，如果指定的端口不同，其工作电源要求也不同（在随后的例子中将会直观地看到这一点）。通常指定的器件参考端口是芯片电源及地连接引脚处的可测点，此时该芯片的产品手册应给出该端口处的相应指标，常用纹波大小或者电压最大偏离范围来表征。图一是一个典型背板信号传输的系统示意图。本文中“系统”一词包含信号传输所需的所有相关硬件及软件，包括芯片、封装与PCB板的物理结构，电源及电源传输网络，所有相关电路实现以及信号通信所需的协议等。从设计目的而言，需要硬件提供可制作的支撑及电信号有源/无源互联结构；需要软件提供信号传递的传输协议以及数据内容。

图1 背板信号传输的系统示意图在本文的以下内容中，将会看到由于这些支撑与互联结构对电信号的传输呈现出一定的频率选择性衰减，从而会使设计者产生对信号完整性及电源完整性的担忧。而不同传输协议及不同数据内容的表达方式对相同传输环境具备不同适应能力，使得设计者需要进一步根据实际的传输环境来选择或优化可行的传输协议及数据内容表达方式。为描述方便起见以下用“完整性设计与分析”来指代“信号完整性与电源完整性设计与分析”。 2 版图完整性问题、分析与设计上述背板系统中的硬件支撑及无源互联结构基本上都在一种层叠平板结构上实现。这种层叠平板结构可以由三类元素组成：正片结构、负片结构及通孔。正片结构是指该层上的走线大多为不同逻辑连接的信号线或离散的电源线，由于在制版光刻中所有的走线都会以相同图形的方式出现，所以被称为正片结构，有时也被称为信号层；负片结构则是指该层上基本上是相同逻辑连接的一个或少数几个连接（通常是电源连接或地连接），通常会以大面积敷铜的方式来实现，此时光刻工艺中用相反图形来表征更加容易，所以被称为负片结构，有时也称为平面层（细分为电源平面层和地平面层）；而通孔用来进行不同层之间的物理连接。目前的制造工艺中，无论是芯片、封装以及PCB 板大多都是在类似结构上实现。 1001010… -0.50.00.51.01.5 -1.0 2.0V c o r e , V

信号完整性分析基础系列之一__关于眼图测量(全)

信号完整性分析基础系列之一_——关于眼图测量(全) 您知道吗？眼图的历史可以追溯到大约47年前。在力科于2002年发明基于连续比特位的方法来测量眼图之前，1962年-2002的40年间，眼图的测量是基于采样示波器的传统方法。您相信吗？在长期的培训和技术支持工作中，我们发现很少有工程师能完整地准确地理解眼图的测量原理。很多工程师们往往满足于各种标准权威机构提供的测量向导，Step by Step，满足于用“万能”的Sigtest软件测量出来的眼图给出的Pass or Fail结论。这种对于Sigtest 的迷恋甚至使有些工程师忘记了眼图是可以作为一项重要的调试工具的。在我2004年来力科面试前，我也从来没有听说过眼图。那天面试时，老板反复强调力科在眼图测量方面的优势，但我不知所云。之后我Google“眼图”，看到网络上有限的几篇文章，但仍不知所云。刚刚我再次Google“眼图”，仍然没有找到哪怕一篇文章讲透了眼图测量。网络上搜到的关于眼图的文字，出现频率最多的如下，表达得似乎非常地专业，但却在拒绝我们的阅读兴趣。 “在实际数字互连系统中，完全消除码间串扰是十分困难的，而码间串扰对误码率的影响目前尚无法找到数学上便于处理的统计规律，还不能进行准确计算。为了衡量基带传输系统的性能优劣，在实验室中，通常用示波器观察接收信号波形的方法来分析码间串扰和噪声对系统性能的影响，这就是眼图分析法。如果将输入波形输入示波器的Y轴，并且当示波器的水平扫描周期和码元定时同步时，适当调整相位，使波形的中心对准取样时刻，在示波器上显示的图形很象人的眼睛，因此被称为眼图（Eye Map）。二进制信号传输时的眼图只有一只“眼睛”，当传输三元码时，会显示两只“眼睛”。眼图是由各段码元波形叠加而成的，眼图中央的垂直线表示最佳抽样时刻，位于两峰值中间的水平线是判决门限电平。在无码间串扰和噪声的理想情况下，波形无失真，每个码元将重叠在一起，最终在示波器上看到的是迹线又细又清晰的“眼睛”，“眼”开启得最大。当有码间串扰时，波形失真，码元不完全重合，眼图的迹线就会不清晰，引起“眼”部分闭合。若再加上噪声的影响，则使眼图的线条变得模糊，“眼”开启得小了，因此，“眼”张开的大小表示了失真的程度，反映了码间串扰的强弱。由此可知，眼图能直观地表明码间串扰和噪声的影响，可评价一个基带传输系统性能的优劣。另外也可以用此图形对接收滤波器的特性加以调整，以减小码间串扰和改善系统的传输性能。通常眼图可以用下图所示的图形来描述，由此图可以看出：（1）眼图张开的宽度决定了接收波形可以不受串扰影响而抽样再生的时间间隔。显然，最佳抽样时刻应选在眼睛张开最大的时刻。（2）眼图斜边的斜率，表示系统对定时抖动（或误差）的灵敏度，斜率越大，系统对定时抖动越敏感。