FPGA实验一：简单分频器的设计
实验报告
课程名称：_____FPGA 实验______指导老师：__竺红卫/陈宏__成绩：__________________ 实验名称：___实验一：简单分频器的设计____实验类型：_FPGA 实验_同组学生姓名：__
一、实验目的和要求（必填）
1. 熟悉 Xilinx ISE 软件，学会设计、仿真、综合和下载；
2. 熟悉实验板电路设定频率的方法。
二、实验内容和原理（必填） 实验内容：
根据实验板上晶振的输入频率 50MHz ，如果直接用这么高的时钟频率来驱动 LED 的闪烁，人眼将无法分辨。因此本实验着重介绍如何通过分频计数器的方式将 50MHz 的输入频率降低为人眼可分辨的频率（10Hz 以下），并在实验板的 LED0~LED7上显示出来。
LED 照片如下图：
实验原理：
实验板在滑动开关的上面有8 个独立的贴片LED 。 LED 一端接地，另一端通过390 欧的限流电阻接到Spartan-3E 上。要点亮一个LED ，向相应的控制位置输出高电位。
三、主要仪器设备（必填） 1. 电脑一台；
2. 实验板一块，XilinxSpartan-3E ；
3. 实验板电源一只；
4. 实验板连接电脑的下载线一根。
四、实验步骤和现象
1.新建Project 和Verilog Module
打开电脑桌面上的 Xilinx ISE14.1 软件，选择 project →new project 建立新项目,输入 project name 。
核对选择Spartan3E 和XC3S500E 和FG320 的封装形式。
跳出下面的选择框。
选择New Source，并在下面的选择框中选Verilog Module,填写刚才的new project name。
跳出下面的选择框。点击NEXT。
输入文件名，跳出下面的选择框。点击NEXT。
跳出下面的选择框。点击FINISH。
2.建立约束文件
选中Source for Project 窗口中的test1.v 文件，在Processes 进程窗口中双击Create New Source。
进入New Source 对话框，选择Implementation Constraints File, 并键入File Name“test1”和Location(路径)，Next.
选择NEXT，出现下面的对话框，选择FINISH。
在Processes 进程窗口中点开User Constraints，进行时序约束和引脚约束。时序约束可不设定，这里着重介绍引脚约束。然后将文件保存。
3. 输入代码
点击.v 文件名，并双击，打开代码输入界面。
输入代码（例程）：
`timescale 1ns/1ns
module race(rst_n, clk, led_d0, led_d1, led_d2, led_d3, led_d4, led_d5, led_d6, led_d7);
inputrst_n;
input clk;output led_d0; // VX-SP3e 开发板上位号为D0 的LED
output led_d1; // VX-SP3e 开发板上位号为D1 的LED
output led_d2; // VX-SP3e 开发板上位号为D2 的LED
output led_d3; // VX-SP3e 开发板上位号为D3 的LED
output led_d4; // VX-SP3e 开发板上位号为D4 的LED
output led_d5; // VX-SP3e 开发板上位号为D5 的LED
output led_d6; // VX-SP3e 开发板上位号为D6 的LED
output led_d7; // VX-SP3e 开发板上位号为D7 的LED
// ---------------------------------------------------------------------------
// clk使用的是输入频率为50MHz 的时钟，cnt各位的频率将如
// cnt[23] = 2.98Hz；cnt[24] = 1.49Hz；cnt[25] = 0.745Hz。
// 如果希望走马灯使用其他频率闪烁，修改cnt的位宽即可
// ---------------------------------------------------------------------------
reg [22:0] cnt;
always @ ( posedgeclk )
if ( rst_n ) cnt<= 23'd0;
elsecnt<= cnt + 1'b1;
//带复位键的位宽为23位的分频计数器，以降低闪烁频率
reg [7:0] led;
always @ ( posedgeclk )
if ( rst_n )
led <= 8'b00000001; //按键复位
else if ((cnt == 23'h7fffff) && (led == 8'b10000000))
led <= 8'b00000001; //循环一周后开始下一周的循环
else if (cnt == 23'h7fffff)
led <= led << 1; //左移一位，右端补零
// ---------------------------------------------------------------------------
// 四个LED 都使用了上拉，默认为1，所以走马灯可以使用取反来实现。
// ---------------------------------------------------------------------------
assign led_d2 = ~led[2];
assign led_d4 = ~led[4];
assign led_d3 = ~led[3];
assign led_d5 = ~led[5];
assign led_d0 = ~led[0];
assign led_d1 = ~led[1];
assign led_d6 = ~led[6];
assign led_d7 = ~led[7];
endmodule
将文件保存。
4.综合，执行和生存配置文件
双击Processes 进程窗口中的Synthesize-XST，对设计进行综合。若出现ERROR，则检查程序文件，进行修改，重新综合。成功会出现绿色的“√”。成功后将文件保存。
双击Processes 进程窗口中的Implement Design
右击Generate Programming File，打开Properties。
在Startup Options 选项中将FPGA Start-Up Clock 选择下拉选项中的JTAG Clock，OK。
双击Generate Programming File生成bit文件。
5.接入实验板，下载程序
连接实验板并打开电源。双击Configue Programming File，创建PROM配置文件.mcs文件，选择OK。
跳出界面，双击BOUNDARY SCAN
在右边空白处，鼠标右键，选择Initialize Chain.
跳出界面。
选择bit文件，选择OPEN。出现下面的界面，选择NO。
出现下面的界面，选择BYPASS。
出现下面的界面，选择BYPASS。
出现下面的界面，选择OK。
点击Xilinx FPGA右键，选择PROGRAM。
出现下面的界面即可。
其中，RESET是右下角的SW0
6.例程实验现象
初始时刻右边7个LED亮，左边第一个LED灭。以约6秒为周期，LED灭灯的位置依次从左向右循环移动。
五、思考题
1.若要LED实现周期为2秒的闪烁，分频计数器应该如何改写。默认LED状态为灭，灯亮的位置移动。答：LED移动频率为0.5Hz。50MHz÷0.5Hz=108，10810=5F5E100?16，二进制位位数为27。再考虑到走马
灯的状态与例程相反。将例程作如下改动：?
1）cnt的位宽改为27；
2）cnt转折周期改为27’h5F5E100；
3）最后的assign语句中，寄存器变量led在赋值前不取反。
修改后的程序如下：
`timescale 1ns/1ns
module race(rst_n, clk, led_d0, led_d1, led_d2, led_d3, led_d4, led_d5, led_d6, led_d7);
inputrst_n;
input clk;output led_d0; // VX-SP3e 开发板上位号为D0 的LED
output led_d1; // VX-SP3e 开发板上位号为D1 的LED
output led_d2; // VX-SP3e 开发板上位号为D2 的LED
output led_d3; // VX-SP3e 开发板上位号为D3 的LED
output led_d4; // VX-SP3e 开发板上位号为D4 的LED
output led_d5; // VX-SP3e 开发板上位号为D5 的LED
output led_d6; // VX-SP3e 开发板上位号为D6 的LED
output led_d7; // VX-SP3e 开发板上位号为D7 的LED
// ---------------------------------------------------------------------------
// clk使用的是输入频率为50MHz 的时钟，cnt各位的频率将如
// cnt[23] = 2.98Hz；cnt[24] = 1.49Hz；cnt[25] = 0.745Hz。
// 如果希望走马灯使用其他频率闪烁，修改cnt的位宽即可
// ---------------------------------------------------------------------------
reg [26:0] cnt;
always @ ( posedgeclk )
if ( rst_n ) cnt<= 27'd0;
elsecnt<= cnt + 1'b1;
reg [7:0] led;
always @ ( posedgeclk )
if ( rst_n )
led <= 8'b00000001; //按键复位
else if ((cnt == 27’h5F5E100) && (led == 8'b10000000))
led <= 8'b00000001; //循环一周后开始下一周的循环
else if (cnt ==27’h5F5E100)
led <= led << 1; //左移一位，右端补零
// ---------------------------------------------------------------------------
// 四个LED 都使用了上拉，默认为1，所以走马灯可以使用取反来实现。
// ---------------------------------------------------------------------------
assign led_d2 = led[2];
assign led_d4 = led[4];
assign led_d3 = led[3];
assign led_d5 = led[5];
assign led_d0 = led[0];
assign led_d1 = led[1];
assign led_d6 = led[6];
assign led_d7 = led[7];
endmodule
2.设计4个灯同时走的走马灯实验，变化周期是10秒。默认LED状态为灭，灯亮的位置移动。
答：LED移动频率为0.1Hz。50MHz÷0.1Hz=5×108，5×10810=1DCD6500?16，二进制位位数为29。再考虑到走马灯的状态与例程相反。将例程作如下改动：?
1)cnt的位宽改为29；
2)cnt转折周期改为29’h1DCD6500；
3)将LED的点亮状态改成4个同时亮，并且在循环一周后逐步开始下一周的循环时，使用枚举的方
式编程；
4)最后的assign语句中，寄存器变量led在赋值前不取反。
修改后的程序如下：
`timescale 1ns/1ns
module race(rst_n, clk, led_d0, led_d1, led_d2, led_d3, led_d4, led_d5, led_d6, led_d7);
inputrst_n;
input clk;output led_d0; // VX-SP3e 开发板上位号为D0 的LED
output led_d1; // VX-SP3e 开发板上位号为D1 的LED
output led_d2; // VX-SP3e 开发板上位号为D2 的LED
output led_d3; // VX-SP3e 开发板上位号为D3 的LED
output led_d4; // VX-SP3e 开发板上位号为D4 的LED
output led_d5; // VX-SP3e 开发板上位号为D5 的LED
output led_d6; // VX-SP3e 开发板上位号为D6 的LED
output led_d7; // VX-SP3e 开发板上位号为D7 的LED
// ---------------------------------------------------------------------------
// clk使用的是输入频率为50MHz 的时钟，cnt各位的频率将如
// cnt[23] = 2.98Hz；cnt[24] = 1.49Hz；cnt[25] = 0.745Hz。
// 如果希望走马灯使用其他频率闪烁，修改cnt的位宽即可
// ---------------------------------------------------------------------------
reg [28:0] cnt;
always @ ( posedgeclk )
if ( rst_n ) cnt<= 29'd0;
elsecnt<= cnt + 1'b1;
reg [7:0] led;
always @ ( posedgeclk )
if ( rst_n )
led <= 8'b00001111; //按键复位
else if ((cnt == 29’h1DCD6500) && (led == 8'b11110000))
led<= 8'b11100001;
else if ((cnt == 29’h1DCD6500) && (led == 8'b11100001))
led<= 8'b11000011;
else if ((cnt == 29’h1DCD6500) && (led == 8'b11000011))
led<= 8'b10000111;
else if ((cnt == 29’h1DCD6500) && (led == 8'b10000111))
led<= 8'b00001111;
else if (cnt ==29’h1DCD6500)
led <= led << 1; //左移一位，右端补零
// ---------------------------------------------------------------------------
// 四个LED 都使用了上拉，默认为1，所以走马灯可以使用取反来实现。
// ---------------------------------------------------------------------------
assign led_d2 = led[2];
assign led_d4 = led[4];
assign led_d3 = led[3];
assign led_d5 = led[5];
assign led_d0 = led[0];
assign led_d1 = led[1];
assign led_d6 = led[6];
assign led_d7 = led[7];
endmodule
六、最后的困惑
在例程以及思考题里改编的程序中，当寄存器变量cnt计满一个周期时，并没有相应的清零动作，然而cnt仍然能自动复位，并且在实验中，走马灯仍然能按照预期运行。这是为什么呢？
哈工大FPGA设计与应用分频器设计实验报告
FPGA设计与应用 分频器设计实验报告 班级：1105103班 姓名：郭诚 学号：1110510304 日期：2014年10月11日
实验性质：验证性实验类型：必做开课单位：电信院学时：2学时 一、实验目的 1、了解Quartus II软件的功能； 2、掌握Quartus II的HDL输入方法； 3、掌握Quartus II编译、综合、适配和时序仿真； 4、掌握Quartus II管脚分配、数据流下载方法； 5、了解设计的资源消耗情况； 6、掌握分频器和计数器的实现原理； 7、掌握数码管的静态和动态显示原理 二、实验准备（1分） 2.1 EP2C8的系统资源概述 逻辑单元8,256 M4K RAM 块(4k比特+512校验比特) 36 总的RAM比特数165,888 嵌入式乘法器18 锁相环PLLs 2
2.2 工程所用到的FPGA引脚及功能说明 工程所用到的FPGA引脚及功能说明： PIN_23是时钟引脚； PIN_114 PIN_117 PIN_127 PIN_134是数码管的位选引脚； PIN_133 PIN_116 PIN_110 PIN_112 PIN_128 PIN_118 PIN_115是数码管段选信号引脚；实验所用的LED是共阴级连接 2.3 数码管的动态显示原理 动态显示是将所有数码管的8个显示笔划"a,b,c,d,e,f,g,dp"的同名端连在一起，另外为每个数码管的公共极COM增加位选通控制电路，位选通由各自独立的I/O 线控制，当输出字形码时，所有数码管都接收到相同的字形码，但究竟是那个数码管会显示出字形，取决于FPGA对位选通COM端电路的控制，所以只要将需要显示的数码管的选通控制打开，该位就显示出字形，没有选通的数码管就不会亮。通过分时轮流控制各个数码管的的COM端，就使各个数码管轮流受控显示，这就是动态驱动。在轮流显示过程中，每位数码管的点亮时间为1～2ms，由于人的视觉暂留现象及发光二极管的余辉效应，尽管实际上各位数码管并非同时点亮，但只要扫描的速度足够快，给人的印象就是一组稳定的显示数据，不会有闪烁感。
fpga数字钟课程设计报告
f p g a数字钟课程设计报告 Prepared on 24 November 2020
课程设计报告 设计题目：基于FPGA的数字钟设计 班级：电子信息工程1301 姓名：王一丁 指导教师：李世平 设计时间：2016年1月 摘要 EDA（Electronic Design Automation）电子设计自动化，是以大规模可编程器件为设计载体，以硬件描述语言为系统逻辑描述的主要表达方式，通过相关的软件，自动完成软件方式设计得电子系统到硬件系统，最终形成集成电子系统或专用集成芯片。本次课程设计利用Quartus II 为设计软件，VHDL为硬件描述语言，结合所学知识设计一个多功能时钟，具有显示年、月、日、时、分、秒显示，计时，整点报时，设定时间等功能。利用硬件描述语言VHDL 对设计系统的各个子模块进行逻辑描述，采用模块化的思想完成顶层模块的设计，通过软件编译、逻辑化简、逻辑综合优化、逻辑仿真、最终完成本次课程设计的任务。 关键词：EDA VHDL语言数字钟 目录 摘要 1 课程设计目的 2 课程设计内容及要求
设计任务 设计要求 3 VHDL程序设计 方案论证 系统结构框图 设计思路与方法 状态控制模块 时分秒模块 年月日模块 显示模块 扬声器与闹钟模块 RTL整体电路 4 系统仿真与分析 5 课程设计总结，包括.收获、体会和建议 6 参考文献 1 课程设计目的 (1)通过设计数字钟熟练掌握EDA软件(QUARTUS II)的使用方法，熟练进行设计、编译，为以后实际工程问题打下设计基础。 (2)熟悉VHDL 硬件描述语言，提升分析、寻找和排除电子设计中常见故障的能力。 (3)通过课程设计，锻炼书写有理论根据的、实事求是的、文理通顺的课程设计报告。
杭州电子科技大学数电大作业实验报告电子琴
数电大作业实验报告如图是CODE3的case语句程序，该模块是一个编码器，即将输入的8位琴键信号进行编码，输出一个4位码，最多能对应16个音符（若有16个键）。 如图所示是INX2CODE的case语句程序，该模块是一个译码器，它将来自键盘输入的编码信号译码成数控分频器SPK0输出信号的频率控制字。 另外两个模块是M_CODE和DCD7SG，它们的case语句程序如上图所示。前者的功能是将来自CODE3的键盘编码译成简谱码和对应的音调高低值H，后者是一个数码管7段显示译码器，负责将简谱码译成数码管的显示信号。 如图所示是SPK0模块的内部结构。其中的计数器CNT11B是一个LPM宏模块，这是一个11位二进制加法计数器。在设置其结构参数时，应该选择同步加载控制，即sload（Synchronous Load），这样能较好地避免来自进位信号cout中可能的毛刺影响。异步加载aload极易受到随机窄脉冲的误触发，在此类电路中不宜采用。图中D触发器和反相器的功能是将用于控制加载的进位信号延迟半个时钟周期，一来也是为了滤除可能的毛刺，以免对加载更为可靠，因为这时，时钟上升沿正好处于加载脉冲的中点。 模块CODE3,INX2CODE和SPK0的主要工作过程是这样的： 当按琴键后，产生的数据经编码器获得一个编码（例如，当按下第二个键，对应0010，即2），它对应模块INX2CODE中的一个值（2对应390H）。当这个值（如390H）被置入模块SPK0中的11位可预置计数器中后。由于计数器的进位端与预置数加载段端相连，导致此计数器将不断以此值作为计数起始值，直至全1。
以下以预置值为390H为例，来计算SPK0输出信号的频率值。 当以390H为计数器起始值后，此计数器成为一个模（7FFH-390H=46FH=1135）的计数器。即每从CLK端输入1135个脉冲，BEEP端输出一个进位脉冲。由于输入的时钟频率是1MHz （周期是1us），于是BEEP输出的信号频率是1/（1135us）=841Hz。 由下面电子琴的顶层电路可见，SPK0的输出信号经过一个由D触发器接成的T’触发器后才输出给蜂鸣器。这时信号被作了二分频，于是，预置值390H对应的与蜂鸣器发音的基频F 约等于440Hz。 B 电子琴顶层电路中T’触发器有两个功能，一个作用是作二分频器；另一个作用是作为占空比均衡电路。这是因为由SPK0模块输出信号的脉宽极窄，功率极低，无法驱动蜂鸣器，但信号通过T’脉宽就均匀了（F 的占空比为50%）。 B 如图所示是电子琴顶层设计电路，含2个输入口和3个输出口。 1.工作时钟CLK，频率：1MHz。用于在主控模块中产生与琴键对应的振荡频率，以驱动蜂 鸣器发出相应的声音。 2.琴键输入DIN[7..0].8个音符，8位中只能有一位为0，即8个琴键中每一时刻只能按 一个键。 3.输出端口SPK0用于驱动蜂鸣器。 4.输出信号LED接数码管，用于显示对应的简码谱。H显示音高低。
VHDL非整数分频器设计实验报告
非整数分频器设计 一、 输入文件 输入时钟CLK: IN STD_LOGIC 二、 设计思路 1. 方法一：分频比交错 （1） 确定K 值 先根据学号S N 确定M 和N ：为了保证同学们的学号都不相同，取学号的后四位，即N S =1763 ()mod 1920(mod 17)0 17mod 17 S S S N N if N then M else M N =+=== 由以上公式，得N=(1763 mod 19)+20=35 M=(1763 mod 17)=12 然后根据下式计算分频比K 的值： 8()9N M M K N -+= = =8.34285714 （2） 确定交错规律 使在35分频的一个循环内，进行12次9分频和23次8分频，这样，输出F_OUT 平均为F_IN 的8.34285714分频。为使分频输出信号的占空比尽可能均匀，8分频和9分频应‘交替’进 （3） 设计框图：要求同步时序设计
（4）代码 在实体内定义两个进程（PROCESS P1和PROCESS P2），一个进程控制输出8/9分频，一个进程控制35分频周期比例输出。控制器输出FS_CTL信号控制输出是8分频还是9分频，分频器输出C_ENB信号来控制35分频计数器计数。 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; USE IEEE.STD_LOGIC_ARITH.ALL; ENTITY DIV IS--定义实体,实体名DIV PORT(F_IN: IN STD_LOGIC;--输入时钟信号 F_OUT: OUT STD_LOGIC--输出时钟信号 ); END DIV; ARCHITECTURE A OF DIV IS SIGNAL CN1: INTEGER RANGE 0 TO 7;--8分频计数器 SIGNAL CN2: INTEGER RANGE 0 TO 8;--9分频计数器 SIGNAL CN: INTEGER RANGE 0 TO 34;--整体计数器 SIGNAL C_ENB: STD_LOGIC;--整体计数器时钟驱动信号 SIGNAL FS_CTL: STD_LOGIC;--控制8、9分频比例信号,高电平8分频,低电平9分频 BEGIN P1:PROCESS(F_IN)--8、9分频计数进程 BEGIN IF (F_IN'EVENT AND F_IN='1') THEN IF(FS_CTL='0') THEN--9分频 IF CN2=8 THEN--计数 CN2<=0; ELSE CN2<=CN2+1; END IF; IF CN2>4 THEN--控制输出,占空比0.5 F_OUT<='1'; ELSE F_OUT<='0'; END IF; IF CN2=8 THEN--控制整体计数器驱动信号 C_ENB<='1'; ELSE C_ENB<='0'; END IF; ELSE IF CN1=7 THEN--8分频计数,同上 CN1<=0; ELSE CN1<=CN1+1; END IF; IF CN1>3 THEN F_OUT<='1'; ELSE F_OUT<='0'; END IF; IF CN1=7 THEN C_ENB<='1'; ELSE C_ENB<='0'; END IF; END IF; END IF; END PROCESS P1; P2:PROCESS(C_ENB)--整体计数进程 BEGIN IF (C_ENB'EVENT AND C_ENB='1') THEN--由驱动信号驱动 IF CN=34 THEN--计数 CN<=0; ELSE CN<=CN+1; END IF; IF (CN=34 OR CN=2 OR CN=5 OR CN=8 OR CN=11 OR CN=14 OR CN=17 OR CN=20 OR CN=23 OR CN=26 OR CN=29 OR CN=32) THEN FS_CTL<='0'; ELSE FS_CTL<='1'; END IF;--8、9分频比例分配 ELSE CN<=CN; END IF; END PROCESS P2; END A;
分频器实验报告
分频器实验报告 分频器实验报告 start simulation直至出现 simulation as suessful，仿真结束。观察仿真结果。 时序仿真 图 ： 六．实验过程所出现的问题及其解决 通过本次实验，初步掌握了语言的初步设计，收获颇多。但在实验过 程中也遇到了许多的问题，通过自己的独立思考和老师同学的相互讨 论对这个实验有了进一步的了解和认识。在最初建立工程的地方出现 了不少问题，因为没有详细阅读教材，导致无法成功建立工程运行程 序，最后认真熟读教材后，解决了问题。通过对错误的分析和解决， 让自己更好的掌握这一软件的基础操作，为下一次试验打下了见识的 基础。篇五： 八位十进制分频器实验报告 重庆交通大学信息科学与工程学院综合性实 验报告 姓名： 赵娅琳学号 10950214 班级：
通信工程专业201X级 2班 实验项目名称： 8位16进制频率及设计 实验项目性质： 设计性 实验所属课程： 数字设计基础 实验室 BEGIN IF CLKK'EVENT AND CLKK='1' THEN --1Hz时钟2分频 Div2CLK <= NOT Div2CLK; END IF; END PROCESS; PROCESS BEGIN IF CLKK='0' AND Div2CLK='0' THEN RST_CNT<='1'; --产生计数器清零信号 ELSE RST_CNT <='0'; END IF; END PROCESS; Load <= NOT Div2CLK; CNT_EN <= Div2CLK; END behav; 3、十进制计数模块
FPGA设计的报告课程设计
FPGA课程设计 实 验 报 告
实验一：设计一个可控的100进制可逆计数器 一、实验要求 用DE2-115开发板下载。 （1）计数器的时钟输入信号周期为200ns。 （2）以十进制形式显示。 （3）有一个复位端clr和两个控制端plus和minus，在这些控制信号的作用 clr plus minus 功能 0 ××复位为0 1 1 0 递增计数 1 0 1 递减计数 1 1 1 暂停计数 二、关键词 可控制、可逆、100进制、复位、暂停、递增、递减 三、内容摘要 module updown_count(qout,reset,clk,plus,minus); output[7:0] qout;/*定义一个8位的输出，其目的是 低四位和高四位分别表示计数器的个位和十位。*/ input clk,plus,minus,reset;//定义四个输入，时钟，加计数，减计数和清零 reg[7:0] qout;//qout的数据类型为寄存器型 always @(posedge clk)//当clk上升沿到来时执行一遍下列程序 begin if(!reset) qout<=0;//当reset为低电平时，计数器执行清零功能，否则跳过else begin case({minus,plus})//case语句模块，包含加，减和暂停四个模块 2'b10: if (qout[3:0]==0)//判断个位是否为零，若不为零，跳到个位减一begin qout[3:0]<=9;//给个位赋值 if(qout[7:4]==0) qout[7:4]<=9;//判断十位是否为零，并且给十位赋值 else qout[7:4]<=qout[7:4]-1;//由于个位赋9，相当于向十位借一，因而十位减一end else qout[3:0]<=qout[3:0]-1;//个位减一 /*这一部分是减计数模块，其思路是：首先判断个位是否为零，若为零，则执行后面的程序，个位直接赋9，并且十位减一；否则个位减一*/ 2'b01: if (qout[3:0]==9)//判断个位是否为9，否则跳到个位加一begin
EDA实验报告
实验一计数器设计 一、实验目的 计数器是实际中最为常用的时序电路模块之一，本实验的主要目的是掌握使用HDL描述计数器类型模块的基本方法。 二、实验仪器与器材 1．EDA开发软件一套 2．微机一台 3．实验开发系统一台 4．其他器材与材料若干 三、实验说明 计数器是数字电路系统中最重要的功能模块之一，设计时可以采用原理图或HDL语言完成。下载验证时的计数时钟可选连续或单脉冲，并用数码管显示计数值。 四、实验要求 1．设计一个带有计数允许输入端、复位输入端和进位输入端的十进制计数器。 2．编制仿真测试文件，并进行功能仿真。 3．下载并验证计数器功能。 4．为上述设计建立元件符号。 5．在上述基础上设计计数器。 五、实验结果
十进制计数器程序： library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity counter10 is port(en,reset,clk:in std_logic; q:buffer std_logic_vector(3 downto 0); co:out std_logic); end counter10; architecture behav of counter10 is begin process(clk,en) begin if clk'event and clk='1' then if reset='1' then q<="0000"; elsif en='1' then if q<"1001" then q<=q+'1'; else q<="0000"; end if; end if; end if; end process;
EDA 实验2简单分频时序逻辑电路设计 实验报告
时序电路设计 实验目的: 1．掌握条件语句在简单时序模块设计中的使用。 2．学习在Verilog模块中应用计数器。 实验环境: Windows 7、MAX+PlusⅡ10等。 实验内容: 1．模为60的8421BCD码加法计数器的文本设计及仿真。 2．BCD码—七段数码管显示译码器的文本设计及仿真。 3．用For语句设计和仿真七人投票表决器。 4．1/20分频器的文本设计及仿真。 实验过程: 一、模为60的8421BCD码加法计数器的文本设计及仿真： （1）新建文本：选择菜单File下的New，出现如图5.1所示的对话框，在框中选中“Text Editor file”，按“OK”按钮，即选中了文本编辑方式。 图5.1 新建文本 （2）另存为V erilog编辑文件，命名为“count60.v”如图5.2所示。 （3）在编辑窗口中输入程序，如图5.3所示。
图5.2 另存为.V编辑文件图5.4 设置当前仿真的文本设计 图5.3 模为60的8421BCD码加法计数器的设计代码
（4）设置当前文本：在MAX+PLUS II中，在编译一个项目前，必须确定一个设计文件作为当前项目。按下列步骤确定项目名：在File菜单中选择Project 中的Name选项，将出现Project Name 对话框：在Files 框内，选择当前的设计文件。选择“OK”。如图5.4所示。 （5）打开编译器窗口：在MAX—plusⅡ菜单内选择Compiler 项，即出现如图5.5的编译器窗口。 图5.5 编译器窗口 选择Start即可开始编译，MAX+PLUS II编译器将检查项目是否有错，并对项目进行逻辑综合，然后配置到一个Altera 器件中，同时将产生报告文件、编程文件和用于时间仿真用的输出文件。 （6）建立波形编辑文件：选择菜单File下的New选项，在出现的New对话框中选择“Waveform Editor File”，单击OK后将出现波形编辑器子窗口。 （7）仿真节点插入：选择菜单Node下的Enter Nodes from SNF选项，出现如图5.6所示的选择信号结点对话框。按右上侧的“List”按钮，在左边的列表框选择需要的信号结点，然后按中间的“=>”按钮，单击“OK”，选中的信号将出现在波形编辑器中。 图5.6 仿真节点插入
八位十进制分频器实验报告
重庆交通大学 信息科学与工程学院 综合性实验报告 姓 名： 赵娅琳 学 号 10950214 班 级： 通信工程专业2010级 2班 实验项目名称： 8位16进制频率及设计 实验项目性质： 设计性 实验所属课程： 数字设计基础 实验室(中心)： 现代电子实验中心 指 导 教 师 ： 李 艾 星 实验完成时间： 2012 年 6 月 18 日
教师评阅意见： 签名：年月日 实验成绩： 一、课题任务与要求 1、验证8位16进制频率计的程序； 2、根据8位16进制频率计的程序设计8位10进制频率计； 二、设计系统的概述 频率计的基本原理是用一个频率稳定度高的频率源作为基准时钟，对比测量其他信号的频率，通常情况下计算每秒内待测的脉冲个数，此时闸门时间为1秒，闸门时间也可以大于或小于1秒。频率信号易于传输，抗干扰性强，可以获得较好的测量精度。 数字频率计的关键组成部分包括一个测频控制信号发生器、一个计数器和一个锁存器，另外包括脉冲发生器、姨妈驱动电路和显示电路。 工作过程：系统正常工作时，脉冲信号发生器输入1HZ的标准信号，经过测频控制信号发生器的处理，2分频后即可产生一个脉宽为1秒的时钟信号，以此作为计数闸门信号。测量信号时，将被测信号通过计数器作为时钟。当技术闸门信号高平有效时，计数器开始计数，并将计数结果送入锁存器中。设置锁存器的好处是现实的数据稳定，不会由于周期的清零信号而不断闪烁。最后将所存的数值由外部的译码器并在数码管上显示。 三、单元电路的设计与分析（重点描述自己设计部分） 1、八位十进制计数顶层模块设计 （1）、此模块是元件例化语句将各个元件（测频控制模块、十进制计数模块、测频锁存器模块）连接形成一个整体，完成最终频率计所期望的功能。
电子琴实验报告乐曲硬件演奏电路设计本科论文
武夷学院实验报告 课程名称：逻辑设计与FPGA 项目名称: 乐曲硬件演奏电路设计 ______________ 姓名： 专业：微电子学 班级：14微电子 学号：04实验日期 、 实验预习部分: 1. 实验目的: 学习利用数控分频器设计硬件乐曲演奏电路。 2. 实验原理: 综合利用数控分频器、LPM ROMPLL 等单元电路设计硬件乐曲演奏电路。系统框图如图 1 所示由三个模块组成，分别为 NOTETABSTONETABASPEAKERA NOTETAB 模块（把教材图9-4中的CNT138T 和MUSIC 模块合在一起即为此模块）类似于弹 琴人的手指；TONETAB 模块类似于琴键；SPEAKER 类似于琴弦或音调发生器。 音符的频率由SPEAKER 模块（与教材图9-4中的SPKEF 模块对应）获得，这是一个数控分 频器。由其CLK 端输入一具有较高频率（12MHZ 的信号，通过SPEAKER 分频后由SPKOU 输出。 SPEAKER 对CLK 输入信号的分频比由11位预置数TONE[10..0]决定。SPKOU 的输出频率将决定 每一音符的音调，这样，分频计数器的预置值 TONE[10..0]与SPKOU 的输出频率就有了对应关 系。例如在TONETAB 模块（与教材图9-4中的F_COD 模块对应）中若取 TONE[10..0] = 1036, 图1硬件乐曲演奏电路结构框图 i.；E-Z
将发出音符“ 3”音的信号频率。
实验预习成绩（百分制）____________________ 实验指导教师签字：_________________________
数控分频器实验报告
《数控分频实验》 姓名：谭国榕班级：12电子卓越班学号：201241301132 一、实验目的 1.熟练编程VHDL语言程序。 2.设计一个数控分频器。 二、实验原理 本次实验我是采用书上的5分频电路进行修改，通过观察其5分频的规律进而修改成任意奇数分频，再在任意奇数分频的基础上修改为任意偶数分频，本次实验我分为了三个部分，前两部分就是前面所说的任意奇数分频和任意偶数分频，在这个基础上，再用奇数输入的最低位为1，偶数最低位为0的原理实现合并。 三、实验步骤 1.任意奇数分频 程序： LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; USE IEEE.STD_LOGIC_ARITH.ALL; ENTITY DIV1 IS PORT(CLK:IN STD_LOGIC; D:IN INTEGER RANGE 0 TO 255; K1,K2,K_OR:OUT STD_LOGIC ); END; ARCHITECTURE BHV OF DIV1 IS SIGNAL TEMP3,TEMP4:STD_LOGIC_VECTOR(7 DOWNTO 0); SIGNAL M1,M2:STD_LOGIC; --SIGNAL OUT1,OUT2,OUT3:STD_LOGIC; BEGIN PROCESS(CLK,TEMP3) BEGIN IF RISING_EDGE(CLK) THEN IF(TEMP3=D-1) THEN TEMP3<="00000000"; ELSE TEMP3<=TEMP3+1; END IF; IF(TEMP3=D-(D+3)/2) THEN M1<=NOT M1; ELSIF (TEMP3=D-2) THEN M1<=NOT M1; END IF; END IF; END PROCESS; PROCESS(CLK,TEMP4) BEGIN IF FALLING_EDGE(CLK) THEN IF(TEMP4=D-1) THEN TEMP4<="00000000"; ELSE TEMP4<=TEMP4+1; END IF; IF(TEMP4=D-(D+3)/2) THEN M2<=NOT M2; ELSIF (TEMP4=D-2) THEN M2<=NOT M2;
FPGA课程设计报告
F P G A 课 程 设 计 报 告 学部：信息科学与技术学部 专业：通信工程 班级：10级1班 学号：100103011125 姓名：万洁 指导老师：祝宏 合作伙伴：张紫君 2012.12.13
一．《任务书》： 实验一100进制的可逆计数器（11——12周）实验二交通灯控制系统（15周） 实验三多功能数字钟系统（14-15周）二．实验书写格式： 一：题目要求 二：程序代码 三：操作步骤及运行结果截图 四：心得体会 三．实验附录： 一：老师提供的资源 二：关于实验所用EP4CE115F29板的简介
实验一100进制的可逆计数器 一、设计一个可控的100进制可逆计数器，要求用实验箱下载。 （1）计数器的时钟输入信号周期为200ns。 （2）以十进制形式显示。 （3）有一个复位端clr和两个控制端plus和minus，在这些控制信号的作用下，计数器具有复位、增或减计数、暂停功能。 clr plus minus 功能 0 ××复位为0 1 1 0 递增计数 1 0 1 递减计数 1 1 1 暂停计数 二、程序如下： module keni100(CLR,CLK,PLUS,MINUS,OUT); //100进制的可逆计数器 input CLR,PLUS,MINUS,CLK; output [7:0]OUT; reg [7:0]OUT; always@(posedge CLK) begin if(!CLR) //如果CLR为零，输出为零；反之，运行else程序 OUT[7:0]<=0; else
begin if(PLUS==0 && MINUS==1) //100进制的递减计数 begin if (OUT[3:0]==0) begin OUT[3:0]<=9; if (OUT[7:4]==0) OUT[7:4]<=9; else OUT[7:4]<=OUT[7:4]-1; end else OUT[3:0]<=OUT[3:0]-1; end if(PLUS==1 && MINUS==0) //100进制的递增计数 begin if (OUT[3:0]==9) begin OUT[3:0]<=0; if (OUT[7:4]==9) OUT[7:4]<=0; else OUT[7:4]<=OUT[7:4]+1; end else OUT[3:0]<=OUT[3:0]+1; end if(PLUS==1 && MINUS==1) OUT<=OUT; //若PLUS和MINUS都为1，暂停计数 if(PLUS==0 && MINUS==0) OUT<=0; //若都为零，输出为零end end endmodule 三、运行程序 1、在quarters II9.1输入程序 打开quarters II界面，点击file→New,在出现的对话框，如图1.1所示，选择Text File，点击OK.
EDA实验报告
EDA 实验报告 实验一：组合电路的设计 实验内容是对2选1多路选择器VHDL 设计，它的程序如下： ENTITY mux21a IS PORT ( a, b : IN BIT; s : IN BIT; y : OUT BIT ); END ENTITY mux21a; ARCHITECTURE one OF mux21a IS SIGNAL d,e : BIT; BEGIN d <= a AND (NOT S) ; e <= b AND s ; y <= d OR e ; END ARCHITECTURE one ; Mux21a 仿真波形图 以上便是2选1多路选择器的VHDL 完整描述，即可以看成一个元件mux21a 。mux21a 实体是描述对应的逻辑图或者器件图，图中a 和b 分别是两个数据输入端的端口名，s 为通道选择控制信号输入端的端口名，y 为输出端的端口名。Mux21a 结构体可以看成是元件的内部电路图。最后是对仿真得出的mux21a 仿真波形图。 Mux21a 实体 Mux21a 结构体
实验二：时序电路的设计 实验内容D 触发器的VHDL 语言描述，它的程序如下： LIBRARY IEEE ; USE IEEE.STD_LOGIC_1164.ALL ; ENTITY DFF1 IS PORT (CLK : IN STD_LOGIC ; D : IN STD_LOGIC ; Q : OUT STD_LOGIC ); END ; ARCHITECTURE bhv OF DFF1 IS BEGIN PROCESS (CLK) BEGIN IF CLK'EVENT AND CLK = '1' THEN Q <= D ; END IF; END PROCESS ; END bhv; D 触发器的仿真波形图 最简单并最具代表性的时序电路是D 触发器，它是现代可编程ASIC 设计中最基本的时序元件和底层元件。D 触发器的描述包含了VHDL 对时序电路的最基本和典型的表达方式，同时也包含了VHDL 中许多最具特色的语言现象。D 触发器元件如上图所示，其在max+plus2的仿真得出上面的波形 D 触发器
实验一 QUARTUS II入门和分频器设计
实验报告 课程名称EDA技术与VHDL设计 实验项目Quartus II入门 实验仪器计算机、Quartus II 系别信息与通信工程学院 专业电子信息工程 班级/学号电信1201 / 2012010970 学生姓名张宗男 实验日期 成绩 指导教师
实验一 QUARTUS II入门和分频器设计 一、实验目的 1．掌握QUARTUS II工具的基本使用方法； 2．掌握FPGA基本开发流程和DE2开发板的使用方法； 3．学习分频器设计方法。 二、实验内容 1．运用QUARTUS II 开发工具编写简单LED和数码管控制电路并下载到DE2 实验开发板。2．在QUARTUS II 软件中用VHDL语言实现十分频的元器件编译，并用电路进行验证，画出仿真波形。 三、实验环境 1．软件工具：QUARTUS II 软件；开发语言：VHDL； 2．硬件平台：DE2实验开发板。 四、实验过程 1．设计思路 （1）、 18个开关控制18个LED灯，通过低位四个开关的‘1’‘0’控制LED灯上7段灯的显示（2）、 实现10分频IF(count="1001") THEN count<="0000"; clk_temp<=NOT clk_temp; 达到9的时候，把“0000”给到cout,然后clk_temp 信号翻转，从而实现10分频。 2．VHDL源程序 （1）、 LIBRARY ieee; USE ieee.std_logic_1164.all; ENTITY e_zhangzongnan IS PORT(SW :IN STD_LOGIC_VECTOR(0 TO 17); HEX0 :OUT STD_LOGIC_VECTOR(0 TO 6);
EDA分频器实验教案
实验三：整数分频器的设计 一实验目的 了解利用类属设计可配置的重用设计技术。 二实验原理 利用类属n 可以改变分频器的分频系数，输出q的频率是输入信号clk频率的1/n。通过给n赋不同的值，就可以得到需要的频率。 三实验器材 EDA实验箱 四实验内容 1.参考教材第5章中5.3.1，完成整数分频器的设计。 2.修改5. 3.1中的分频系数n，观察仿真波形和实验箱输入/输出信号的变化。 3.在试验系统上硬件验证分频器的功能。 在实验三中，建议将实验箱的实验电路结构模式设定为模式7。输入信号clk由键7的输出来模拟，输入信号reset_n由键8模拟，输出信号q接至LED：D14。当然，也可以由实验者设定到其它功能相似的键或者LED。
代码：（参考教材第5章中5.3.1） library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity div is generic(n:integer:=8); port(clk,reset_n:in std_logic; q: out std_logic); end div; architecture behavl_div of div is signal count:integer range n-1 downto 0; begin process(reset_n,clk) begin if reset_n='0' then q<='0'; count<=n-1; elsif(clk'event and clk='1' and clk'last_value='0')then count<=count-1; if count>=(n/2)then q<='0'; else q<='1'; end if; if count<=0 then count<=n-1; end if; end if; end process; end behavl_div; 五实验注意事项 1.编写代码时一定要书写规范 2模式的选择和引脚的配置一定要合理 六实验报告 简述实验过程，将实验项目分析设计，仿真和测试写入实验报告。
分频器的设计
分频器的设计 一、课程设计目的 1.学会使用电路设计与仿真软件工具Hspice，熟练地用网表文件来描述模拟电路，并熟悉应用Hspice内部元件库。通过该实验，掌握Hspice的设计方法，加深对课程知识的感性认识，增强电路设计与综合分析能力。 2.分频器大多选用市售成品，但市场上出售的分频器良莠不齐，质量上乘者多在百元以上，非普通用户所能接受。价格在几十元以下的分频器质量难以保证，实际使用表现平庸。自制分频器可以较少的投入换取较大的收获。 二.内容 分频器-概述 分频器是指使输出信号频率为输入信号频率整数分之一的电子电路。在许多电子设备中如电子钟、频率合成器等，需要各种不同频率的信号协同工作，常用的方法是以稳定度高的晶体振荡器为主振源，通过变换得到所需要的各种频率成分，分频器是一种主要变换手段。早期的分频器多为正弦分频器，随着数字集成电路的发展，脉冲分频器（又称数字分频器）逐渐取代了正弦分频器，即使在输入输出信号均为正弦波时也往往采用模数转换－数字分频－数模转换的方法来实现分频。正弦分频器除在输入信噪比低和频率极高的场合已很少使用。
分频器-作用 分频器是音箱中的“大脑”，对音质的好坏至关重要。功放输出的音乐讯号必须经过分频器中的各滤波元件处理，让各单元特定频率的讯号通过。要科学、合理、严谨地设计好音箱之分频器，才能有效地修饰喇叭单元的不同特性，优化组合，使得各单元扬长避短，淋漓尽致地发挥出各自应有的潜能，使各频段的频响变得平滑、声像相位准确，才能使高、中、低音播放出来的音乐层次分明、合拍，明朗、舒适、宽广、自然的音质效果。 在一个扬声器系统里，人们把箱体、分频电路、扬声器单元称为扬声器系统的三大件，而分频电路对扬声器系统能否高质量地还原电声信号起着极其重要的作用。尤其在中、高频部分，分频电路所起到的作用就更为明显。其作用如下： 合理地分割各单元的工作频段； 合理地进行各单元功率分配； 使各单元之间具有恰当的相位关系以减少各单元在工作中出现的声干涉失真； 利用分频电路的特性以弥补单元在某频段里的声缺陷； 将各频段圆滑平顺地对接起来。 分频器-分类 1）功率分频器：位于功率放大器之后，设置在音箱内，通过LC滤波网络，将功率放大器输出的功率音频信号分为低音，中音和高音，分别送至各自扬声器。连接简单，使用方便，但消耗功率，出现音频谷
vhdl实验报告--蜂鸣器
VHDL 实验报告 一、实验目的 1、掌握蜂鸣器的使用； 2、通过复杂实验，进一步加深对VHDL语言的掌握程度。 二、实验原理乐曲都是由一连串的音符组成，因此按照乐曲的乐谱依次输出这些音符所对应的频率，就可以在蜂鸣器上连续地发出各个音符的音调。而要准确地演奏出一首乐曲，仅仅让蜂鸣器能够发声是不够的，还必须准确地控制乐曲的节奏，即每个音符的持续时间。由此可见，乐曲中每个音符的发音频率及其持续的时间是乐曲能够连续演奏的两个关键因素。 乐曲的12 平均率规定：每2 个八度音（如简谱中的中音1 与高音1）之间的频率相差1 倍。在2个八度音之间，又可分为12个半音。另外，音符A（简谱中的低音6）的频率为440Hz, 音符B到C之间、E到F之间为半音，其余为全音。由此可以计算出简谱中从低音I至高音1 之间每个音符的频率,如表所示。 音名频率/Hz 音名频率/Hz 音名频率/Hz 低音1 中音1 高音1 低音2 中音2 高音2 低音3 中音3 高音3 低音4 中音4 高音4 低音5 392 中音5 784 高音5 1568 低音6 440 中音6 880 高音6 1760 低音7 中音7 高音7 表简谱音名与频率的对应关系 产生各音符所需的频率可用一分频器实现, 由于各音符对应的频率多为非整数, 而分频系数又不能为小数, 故必须将计算得到的分频数四舍五入取整。若分频器时钟频率过低, 则由于分频系数过小, 四舍五入取整后的误差较大；若时钟频率过高,虽然误差变小,但分频数将变大。实际的设计应综合考虑两方面的因素, 在尽量减小频率误差的前提下取合适的时钟频率。实际上,只要各个音符间的相对频率关系不变,演奏出的乐曲听起来都不会走调。 音符的持续时间须根据乐曲的速度及每个音符的节拍数来确定。因此, 要控制音符的音 长,就必须知道乐曲的速度和每个音符所对应的节拍数, 本例所演奏的乐曲的最短的音符为四分音符,如果将全音符的持续时间设为1s 的话,那么一拍所应该持续的时间为秒,则只需要提供一个4HZ的时钟频率即可产生四分音符的时长。 本例设计的音乐电子琴选取40MHZ的系统时钟频率。在数控分频器模块，首先对时钟频率进行40分频，得到1MHZ的输入频率，然后再次分频得到各音符的频率。由于数控分频器 输出的波形是脉宽极窄的脉冲波, 为了更好的驱动蜂鸣器发声, 在到达蜂鸣器之前需要均衡占空比, 从而生成各音符对应频率的对称方波输出。这个过程实际上进行了一次二分频, 频率变为原来的二分之一即。 因此，分频系数的计算可以按照下面的方法进行。以中音1为例，对应的频率值为 523. 3Hz,它的分频系数应该为： 0.375MHZ 0.375 106 716 523.3 523.3
实验报告1 简单分频器
课程名称：FPGA指导老师：_竺老师_______成绩：__________________ 实验名称：简单分频器的设计实验类型：_______同组学生姓名：__俞杰草______ 一、实验目的和要求（必填）二、实验内容和原理（必填） 三、主要仪器设备（必填）四、操作方法和实验步骤 五、实验数据记录和处理六、实验结果与分析（必填） 七、讨论、心得 一．实验目的 a)熟悉Xilinx ISE软件，学会设计，仿真，综合和下载。 b)熟悉实验板电路设定频率的方法。 二．实验内容 根据实验板上晶振的输入频率50MHz，如果直接用这么高的时钟频率来驱动LED的闪烁，人眼将无法分辨。因此本实验着重介绍如何通过分频计数器的方式将50MHz的输入频率降低为人眼可分辨的频率（10Hz以下），并在实验板的LED2~LED5上显示出来。 三．实验记录 【实验现象】 当将rst_n信号对应的开关拨下，led0熄灭，其他所有led亮。 当将rst_n信号对应的开关往上拨，有7盏led亮，1盏led灭，且灭的led从led0向led7，再跳回led0不断循环往复的移动。 【主要程序段分析】 reg[22:0]cnt; always@(posedge clk) if(rst_n)cnt<=23'd0; else cnt<=cnt+1'b1;//带复位键的位宽为24位的分频计数器，以降低闪烁频率reg[7:0]led; always@(posedge clk) if(rst_n) led<=8'b00000001;//按键复位 else if((cnt==23'h7fffff)&&(led==8'b10000000)) led<=8'b00000001;//循环一周后从D5开始下一周的循环 else if(cnt==23'h7fffff) led<=led<<1;//左移一位，右端补零 assign led_d2=~led[2]; assign led_d4=~led[4];
FPGA课程设计题目
1、彩灯控制器设计 内容及要求： 设计一个彩灯控制器，具体设计要求如下： （1）要有多种花型变化（至少设计5种），led至少16路 （2）多种花型可以自动变化 （3）彩灯变换的快慢节拍可以选择 （4）具有清零开关 （5）完成全部流程：设计规范文档、模块设计、代码输入、仿真、下载验证等，最后就课程设计本身提交一篇课程设计报告。 2、数字秒表设计 内容及要求： 设计一用于体育比赛的数字秒表，具体设计要求如下： （1）6位数码管显示，其中两位显示min，四位显示see，显示分辨率为0．01 s。 （2）秒表的最大计时值为59min59．99see。 （3）设置秒表的复位／启动键，按一下该键启动计时，再按即清0。依此循环。 （4）设置秒表的暂行／继续键。启动后按一下暂行，再按继续。依此循环。 （5）完成全部流程：设计规范文档、模块设计、代码输入、仿真、下载验证等，最后就课程设计本身提交一篇课程设计报告。 3、交通信号控制系统设计 内容及要求： 设计一个十字路口交通控制系统,具体设计要求如下： （1）东西（用A表示）、南北（用B表示）方向均有绿灯、黄灯、红灯指示，其持续时间分别是40秒、5秒和45秒, 交通灯运行的切换示意图和时序图分别如图1、图2所示。 （2）系统设有时钟,以倒计时方式显示每一路允许通行的时间。 （3）当东西或南北两路中任一路出现特殊情况时，系统可由交警手动控制立即进入特殊运行状态，即红灯全亮，时钟停止计时，东西、南北两路所有车辆停止通行；当特殊运行状态结束后，系统恢复工作，继续正常运行。 图1 交通灯运行切换示意图
B红 CP A绿 A黄 A红 B黄 B绿 5S 5S 图2 交通灯时序图 （4）完成全部流程：设计规范文档、模块设计、代码输入、仿真、下载验证等，最后就课程设计本身提交一篇课程设计报告。 4、简易密码锁设计 内容及要求 设计一个4位串行数字锁。 （1）开锁代码为4位二进制，当输入代码的位数与锁内给定的密码一致，且按规定程序开锁时，方可开锁，并点亮一个指示灯。否则进入“错误”状态，并发出报警信号。 （2）锁内的密码可调，且预置方便，保密性好。 （3）串行数字锁的报警由点亮一个灯，直到按下复位开关，报警才停下。此时，数字锁又自动等待下一个开锁状态。 （4）完成全部流程：设计规范文档、模块设计、代码输入、仿真、下载验证等，最后就课程设计本身提交一篇课程设计报告。 5、出租车计价器设计 内容及要求 （1）设一个出租车自动计费器，计费包括起步价、行驶计费和等待计费三个部分，用4个数码管显示出金额数目，最大值为999.9元，最小计价单位为0.1元。行驶里程在3公里范围内且等待时间未超过三分钟时按起步价8元计费；行驶里程超过三公里后按每公里2元收费；等待时间超过三分钟后按每分钟1元收费。等待时间用两个数码管显示，最大值为59分钟。 总费用=起步价+（里程-3km ）*里程单价+（等待时间-3）*等候单价 （2）能够实现的功能： 显示汽车行驶里程：用四位数字显示，单位为km 。 计程范围为0~99km ，计程分辨率为1km 。 显示等候时间：用两位数字显示分钟，单位为min 。计时范围为0~59min ，计时分辨率为1min 。