关于quartus ii时序约束
关于quartus ii时序约束（1）
2012-06-17 09:46:07| 分类：默认分类|举报|字号订阅
一直以来都只是简单地理解了一下关于时序约束的内容，而工具也有默认classic的约束，加上目前的设计对时序没有很高的要求，所以就一直都没真正地自己做过一次约束，但是我知道，这部分是不可以跳过的，这部分也算是搞FPGA必须掌握的内容。今天下午对这部分进行了初次探究，收获有如下：
常用的约束有三种：
1.时序约束
2.区域约束
3.位置约束
时序约束的作用有：
1.提高设计的工作频率
2.获得正确的时序分析报告
需要复习前面博文《FPGA学习之时序分析基础（7）》
记住，堵塞原则是HDL语言的精髓，也就是说触发器是有延时作用的，虽然两个触发器使用的是同一个时钟，但是当第二个触发器接收第一帧数据的时候第一个触发器在发第二帧数据，而当第二个触发器接收第二帧数据的时候第一个触发器在发第三帧数据，依此类推，也就是说每一帧数据在两个触发器之间都有一个clk的时间前进，如果前进的时间太长，也即是系统给的时钟太快，就会出现无法满足第二个触发器setup的时间。setup time 就是第二个触发器在接收到由第一个触发器上一个时钟发送的数据之前应空闲的时间。
公式：CLK+TCLK2-Tsu > Tclk1 + Tcd + Tdata
所以系统CLK是和Tsu息息相关的，所以看时序报告的时候也是从Clock Setup ‘clk’看最差路径等信息。
在FPGA设计工具中包含有4种路径：从输入端口到寄存器，从寄存器到寄存器，从寄存器到输出，从输入到输出的纯组合逻辑。通常，需要对这几种路径分别进行约束，以便使设计工具能够得到最优化的结果。下面对这几种路径分别进行讨论。
1. 从输入端口到寄存器：
这种路径的约束是为了让FPGA设计工具能够尽可能的优化从输入端口到第一级寄存器之间的路径延迟，使其能够保证系统时钟可靠的采到从外部芯片到FPGA的信号。
约束名称：input delay。
约束条件的影响主要有4个因素：外部芯片的Tco，电路板上信号延迟Tpd，FPGA的Tsu, 时钟延迟Tclk. Tco的参数通常需要查外部芯片的数据手册。计算公式：input delay =
Tco+Tpd+Tsu-Tclk。FPGA的Tsu也需要查FPGA芯片的手册。FPGA速度等级不同，这个参数也不同。Tpd和Tclk需要根据电路板实际的参数来计算。通常，每10cm的线长可以按照1ns来计算。例如：系统时钟100MHz，电路板上最大延迟2ns，时钟最大延迟1.7ns，Tco 3ns，FPGA的Tsu为0.2ns。那么输入延迟的值：max Input delay = 2+3+0.2-1.7=3.5ns. 这个参数的含义是指让FPGA的设计工具把FPGA的输入端口到第一级寄存器之间的路径延迟（包括门延迟和线延迟）控制在10ns-3.5ns=6.5ns以内，其中10ns是系统时钟。
2. 寄存器到寄存器：
这种路径的约束是为了让FPGA设计工具能够优化FPGA内寄存器到寄存器之间的路径，使其延迟时间必须小于时钟周期，这样才能确保信号被可靠的传递。由于这种路径只存在于FPGA 内部，通常通过设定时钟频率的方式就可以对其进行约束。对于更深入的优化方法，还可以采用对寄存器的输入和寄存器的输出加入适当的约束，来使逻辑综合器和布线器能够对某条路径进行特别的优化。还可以通过设定最大扇出数来迫使工具对其进行逻辑复制，减少扇出数量，提高性能。
3. 寄存器到输出：
这种路径的约束是为了让FPGA设计工具能够优化FPGA内部从最后一级寄存器到输出端口的路径，确保其输出的信号能够被下一级芯片正确的采到。
约束的名称：output delay。
约束条件的影响主要有3个因素：外部芯片的Tsu，电路板上信号延迟Tpd，时钟延迟Tclk。Tsu 的参数通常需要查外部芯片的数据手册。计算公式：output delay = Tsu+Tpd-Tclk。例如：系统时钟100MHz，电路板上最大延迟2ns，时钟最大延迟 1.7ns，Tsu 1ns，输出延迟的值：max output delay = 1+2-1.7=1.3ns。这个参数的含义是指让FPGA的设计工具把最后一级寄存器到输出端口之间的路径延迟（包括门延迟和线延迟）控制在10ns-1.3ns=8.7ns 以内。
4. 从输入端口到输出端口：
这种路径是指组合逻辑的延迟，指信号从输入到输出没有经过任何寄存器。给这种路径加约束条件，需要虚拟一个时钟，然后通过约束来指定哪些路径是要受该虚拟时钟的约束。在Synplifypro 和Precision中都有相应的约束来处理这种路径。
QuartusII软件中时钟Fmax约束步骤
作者：Altera中国区代理――骏龙科技武汉办事处
使用QuartusII软件对设计中的时钟进行约束的步骤如下：（这里以QuartusII5.0为例说明）1．如果实际中仅仅用到单个时钟按照图一所示约束即可。
例如，设计主时钟是19.44M,按照下面图一及图二中所示步骤约束即可，一般来讲，约束尽量留一些余量，如设计主时钟为19.44M,我们可以设置主时钟为25M。
图一：Timing Settings菜单
执行完图六所示步骤后跳出图七所示窗口，在图中相应位置输入相应的时钟频率即可，（可以根据设计需要选择时钟的占空比，一般设计50％的占空比）完成后点击OK。此时即完成了对一个时钟的设置，如图八所示。
我们可以使用以上类似步骤继续把设计中其余时钟进行相应设置。另外，对多个时钟设置后
我们可以根据需要修改或者删除。
图八：成功设置一个时候后的界面
说明：1.这里对时钟的约束仅仅针对输入管脚的时钟或者内部的时钟，不能应用于对输出时钟（管脚输出时钟）的约束。 2.这里仅仅说明的仅仅是对设计时钟的Fmax的约束步骤，很多时候由于设计复杂或者时钟要求比较高的场合，同时还需要对Tsu及Tco进行设置。对
于Tsu及Tco的设置请参考另外一片文档。
集成电路验证与算法知识点总结
集成电路验证与算法知识点总结 黑盒：验证工程师不需了解设计的任何实现细节，所有的验证都必须通过接口完成，不能对内部状态进行直接访问，对内部的结构和实现不需过多了解，缺陷可观测性和可控性比较差。白盒：对待验证设计的内部结构和实现完全可见，也具有完全的可控性，优点在于能够快速的设置感兴趣的状态和输入组合，或者分离特定的功能，可以很容易的在验证过程中对结果进行观察并在输出与期望结果不一致时立即报错，但这种方法与特定的实现紧密相关，并且不能用于不同的实现或者将来的二次设计并且还需要验证工程师对设计实现的细节有相当的了解，以便正确生成有意义的条件以及合理地确定对什么结果进行观测白盒是黑盒的有益补充可以保证与实现有关的特性功能的正确性。 灰盒：介于黑盒和白盒之间的一种折中方案。黑盒可能不能验证设计的所有部分，而白盒不具备可移植性和独立性，与黑盒一样，灰盒通过最顶层接口对设计进行观测和控制，一般而已，灰盒最主要是验证与特定实现有关的重要特征。 遗传算法：5个参数的定义：Np是种群数量，Ng是每一代的数量No是产生子代的数量，Pi是通过反转产生2代的概率，Pu是通过变异产生子代的概率。基本思想：首先计算每一个个体的适应度Fitness Np(i)通过竞争选择出Ng个个体，然后根据适应度随机选择双亲，产生下一代，产生下一代的方式中Pi的概率是通过反转产生，Pu的概率通过变异产生，还有的是通过双亲交配产生，产生下一代的个体数量为No，由Ng和No选择出Np个以保持种群数量不变。一直遗传下来，直到种群的适应度足够高或不再提高为止。 验证计划：①明确的验证目标②验证策略③验证手段：基于行为级的模拟，静态时序分析还是形式化验证④结果检查手段：开发的验证环境是自检查，还是验证结果与参考模型的输出结果对比，还是验证结果直接和期望结果对比⑤建立验证环境的要求：内容有验证对象的抽象层次，验证模型的来源，包括行为模型，模拟模型等；验证环境的要素，包括结果检查，激励源等。⑥制定验证方案，即验证用例设计⑦验证结果的质量标准，内容包括验证向量数目，功能覆盖率和代码覆盖率⑧回归测试，什么时间进行回归测试，采用哪些激励进行回归测试⑨验证问题跟踪与管理，内容包括验证过程中发现的问题的记录和解决问题的情况，以及由此引发的代码更改记录⑩制定验证的进度安排和小组人员职责和分工⑾验证计划评审的节点和内容。 断言:监测设计中正确行为或错误行为的验证对象。断言将设计要求转换成了验证对象，从而可以用模拟器或形式化验证工具，评测设计要求是否被满足.断言分为3种：第一种为Assertion，用于描述设计所期望的正确行为；第二种为Constraint，用于描述设计所处环境的行为；第三种为Cover，用于描述设计及其所处环境应该会到达的状态。 SV A是SystemVerilog的断言，比较适合用Verilog编写的RTL代码，SV A是免费的，而PSL 需要购买。SV A的不太适合验证异步时钟接口。 PSL比较适合用VHDL编写的RTL代码。PSL的断言可以用于验证异步时钟接口。PSL的断言功能比SV A要强，例如，PSL支持具有Liveness功能的断言，但SV A不支持openspabc的功能验证（不包括时序和物理设计验证）①处理器体系结构设计验证②RTL设计模拟验证③DFT验证；系统级环境验证：固件操作系统和各类驱动； 使用工具：软模拟，加速器仿真，形式化验证；商业工具+定制工具 模拟：1适用于所有设计层次，2需要测试向量，3完整的模型，部分的验证，4输入驱动，施加激励，比较输出，5不完备的验证方法，只能证明设计有错而不能证明无错，6验证输入空间的点，一次检查一个输出点，7难点在于确定模拟激励是否足够。
Quartus ii 10.0教程(包含modelsim仿真)
Quartus ii 10.0教程 说明 本文的部分章节，来源于本人翻译的Terasic DE2-115的英文入门文档。 平台 硬件：艾米电子EP2C8-2010增强版套件 软件：Quartus II 10.0 + ModelSim-Altera 6.5e (Quartus II 10.0) Starter Edition 内容 ?典型的CAD流程 ?开始 ?新建工程 ?录入Verilog设计 ?编译设计 ?引脚分配 ?仿真设计电路 ?编程及配置到FPGA器件 ?测试设计电路 典型的CAD流程 计算机辅助设计（CAD）软件，使得运用可编程逻辑器件实现所需逻辑电路，变得容易。比如现场可编程门阵列（FPGA）。典型的FPGA CAD设计流程如图1所示。
图1 典型的FPGA CAD设计流程 CAD流程包含以下步骤： ?设计输入——所需电路可通过原理图方式或硬件描述语言方式（如Verilog或VHDL）进行设计。 ?综合——输入的设计被综合进入由逻辑元素（LEs，FPGA芯片提供）组成的电路中。 ?功能仿真——综合电路被测试以验证其功能是否正确，次仿真不考虑时序因素。 ?布局布线——CAD Fitter工具决定网表中定义的LEs如何布置成FPGA芯片中的实际LEs。 ?时序分析——分析已布局布线电路中的不同路径的传播延迟，用以指示所需电路的性能。 ?时序仿真——测试已布局布线电路，验证其是否在功能和时序上都正确。 ?编程及配置——设计的电路，通过编程配置开关，被实现到一个物理的FPGA芯片。 配置开关用于配置LEs和建立所需线路连接。 本指南介绍Quartus II软件的基本特征。展示如何使用Verilog硬件描述语言来设计和实现电路。使用GUI来实现Quartus II指令。通过本份指南，读者将学习到： ?新建工程 ?使用Verilog代码录入设计 ?将综合的电路布局到Altera FPGA ?分配电路的输入输出到FPGA上的指定引脚 ?仿真设计电路 ?编程配置艾米电子EP2C8核心板上的FPGA芯片 1. 开始 在Quartus II中设计的每个逻辑电路或子电路，叫做一个工程。软件每次运行一个工程，并将所有信息保存在单一文件夹中。欲开始一个新的逻辑电路设计，第一步就是新建一个文件夹来保存文件。为了保存本指南的设计文件，在D盘新建introtutorial文件夹。指南者运行的范例为一个简单的双路灯控电路。 打开Quartus II软件，将看到类似于图2的画面。该显示画面包括若干窗口，用户可使用鼠标选择，以访问Quartus II软件的相关功能。Quartus II提供的大多数命令都可用菜单形式来访问。例如，在图2中，在File标签下点击左键，可打开如图3所示的菜单。用左键单击Exit可退出Quartus II软件。
TimeQuest快速入门
TimeQuest快速入门 简介 本教程介绍用TimeQuest Analyzer进行时序约束和静态时序分析的必要步骤。所用示例文件在\qdesigns\fir_filter文件夹下。 TimeQuest约束步骤 下面的步骤描述了用TimeQuest对设计进行时序约束的步骤，每一步操作包含GUI和Command-line的操作方法。 第1步：在QuartusII中打开&建立工程 启动QuartusII软件，在\qdesigns\fir_filter文件夹下打开工程compile_fir_filter.qpf。 第2步：设置TimeQuest Analyzer 默认状态下，QuartusII使用Classic Timing Analyzer作为默认的时序分析工具。需要在QuatusII中进行如下设置将TimeQuest Analyzer设为当前工程的时序分析器。 在【Assignment】菜单下单击【Settings】，在【Category】列表中展开【Timing Analysis Processing】，选择【Use TimeQuest Analyzer during compilation】，然后点击【OK】即可。 第3步：进行初始的编译 在将时序约束应用到设计之前，需要为TimeQuest创建初始的数据。初始数据是通过post-map结果产生的。步骤如下： 在【Processing】菜单栏下，选择【Start】/【Start Analysis&Synthesis】。 通过运行【Analysis&Synthesis】产生post-map数据。 还可以用post-fit网表来产生初始数据。但是创建post-map数据所用时间更少，而且post-map数据对本设计示例工程来说已经够用。 第4步：启动TimeQuest Analyzer 为了创建并验证时序约束，需要启动TimeQuest Analyzer。在【Tools】菜单下，单击【TimeQuest Analyzer】启动TimeQuest Analyzer。 第5步：创建Post-Map时序网表 在指定时序要求前，需要首先创建一个时序网表。可以从post-map或post-fit 数据中创建时序网表（见第3步）。利用post-map数据创建时序网表的方法为：在【netlist】菜单下，单击【Create Timing Netlist】，在弹出的对话框中，选择【Input netlist type】下的【Post-Map】，单击【OK】。 不能通过【Task】面板下的【Create Timing Netlist】命令来创建post-map网表。在默认情况下，【Create Timing Netlist】需要post-fit数据。
时序计算和Cadence 仿真结果的运用
时序计算和Cadence仿真结果的运用 中兴通讯康讯研究所EDA设计部余昌盛刘忠亮 摘要：本文通过对源同步时序公式的推导，结合对SPECCTRAQuest时序仿真方法的分析，推导出了使用SPECCTRAQuest进行时序仿真时的计算公式，并对公式的使用进行了说明。 关键词：时序仿真源同步时序电路时序公式 一．前言 通常我们在时序仿真中，首先通过时序计算公式得到数据信号与时钟信号的理论关系，在Cadence仿真中，我们也获得了一系列的仿真结果，怎样把仿真结果正确的运用到公式中，仿真结果的具体含义是什么，是我们正确使用Cadence仿真工具的关键。下面对时序计算公式和仿真结果进行详细分析。 二．时序关系的计算 电路设计中的时序计算，就是根据信号驱动器件的输出信号与时钟的关系（Tco——时钟到数据输出有效时间）和信号与时钟在PCB上的传输时间（Tflytime）同时考虑信号驱动的负载效应、时钟的抖动（Tjitter）、共同时钟的相位偏移（Tskew）等，从而在接收端满足接收器件的建立时间（Tsetup）和保持时间（Thold）要求。通过这些参数，我们可以推导出满足建立时间和保持时间的计算公式。 时序电路根据时钟的同步方式的不同，通常分为源同步时序电路（Source-synchronous timing）和共同时钟同步电路（common-clock timing）。这两者在时序分析方法上是类似的，下面以源同步电路来说明。 源同步时序电路也就是同步时钟由发送数据或接收数据的芯片提供。图1中，时钟信号是由CPU驱动到SDRAM方向的单向时钟，数据线Data是双向的。 图1
图2是信号由CPU 向SDRAM 驱动时的时序图，也就是数据与时钟的传输方向相同时 的情况。 Tsetup ’ Thold ’ CPU CLK OUT SDRAM CLK IN CPU Signals OUT SDRAM Signals IN Tco_min Tco_max T ft_clk T ft_data T cycle SDRAM ’S inputs Setup time SDRAM ’S inputs Hold time 图2 图中参数解释如下： ■ Tft_clk ：时钟信号在PCB 板上的传输时间； ■ Tft_data ：数据信号在PCB 板上的传输时间； ■ Tcycle ：时钟周期 ■ Tsetup’：数据到达接收缓冲器端口时实际的建立时间； ■ Thold’：数据到达接收缓冲器端口时实际的保持时间； ■ Tco_max/Tco_min ：时钟到数据的输出有效时间。 由图2的时序图，我们可以推导出，为了满足接收芯片的Tsetup 和Thold 时序要求，即 Tsetup’>Tsetup 和Thold’>Thold ，所以Tft_clk 和Tft_data 应满足如下等式： Tft_data_min > Thold – Tco_min + Tft_clk （公式1） Tft_data_max < Tcycle - Tsetup – Tco_max + Tft_clk (公式2) 当信号与时钟传输方向相反时，也就是图1中数据由SDRAM 向CPU 芯片驱动时，可 以推导出类似的公式： Tft_data_min > Thold – Tco_min - Tft_clk （公式3） Tft_data_max < Tcycle - Tsetup – Tco_max - Tft_clk （公式4） 如果我们把时钟的传输延时Tft_clk 看成是一个带符号的数，当时钟的驱动方向与数据 驱动方向相同时，定义Tft_clk 为正数，当时钟驱动方向与数据驱动方向相反时，定义Tft_clk 为负数，则公式3和公式4可以统一到公式1和公式2中。 三．Cadence 的时序仿真 在上面推导出了时序的计算公式， 在公式中用到了器件手册中的Tco 参数，器件手册中Tco 参数的获得，实际上是在某一种测试条件下的测量值，而在实际使用上，驱动器的实际 负载并不是手册上给出的负载条件，因此，我们有必要使用一种工具仿真在实际负载条件下 的信号延时。Cadence 提供了这种工具，它通过仿真提供了实际负载条件下和测试负载条件 下的延时相对值。 我们先来回顾一下CADENCE 的仿真报告形式。仿真报告中涉及到三个参数：FTSmode 、
ModelSim-Altera_6.5仿真入门教程
平台 软件：ModelSim-Altera 6.5e (Quartus II 10.0) Starter Edition 内容 1 设计流程 使用ModelSim仿真的基本流程为： 图1.1 使用ModelSim仿真的基本流程 2 开始 2.1 新建工程 打开ModelSim后，其画面如图2.1所示。
图2.1 ModelSim画面 1. 选择File>New>Preject创建一个新工程。打开的Create Project对话框窗口，可以指定工程的名称、路径和缺省库名称。一般情况下，设定Default Library Name为work。指定的名称用于创建一个位于工程文件夹内的工作库子文件夹。该对话框如图 2.2所示，此外还允许通过选择.ini文件来映射库设置，或者将其直接拷贝至工程中。
图2.2 创建工程的对话框 2. 按照图2.3所示，设置Project Name为LED_FLOW，Project Location为D:/led_flow。 图2.3 输入工程信息 当单击OK按钮后，在主体窗口的下方将出现Project标签，如图2.4所示。 图2.4 Project标签
3. 之后，将出现Add Items to the Project的对话框，如图2.5所示。 图2.5 在工程中，添加新项目 2.2 在工程中，添加新项目 在Add Items to the Project对话框中，包括以下选项： ?Create New File——使用源文件编辑器创建一个新的Verilog、VHDL、TCL或文本文件?Add Existing File——添加一个已存在的文件 ?Create Simulation——创建指定源文件和仿真选项的仿真配置 ?Create New Folder——创建一个新的组织文件夹 1. 单击Create New File。打开图 2.6所示窗口。 图2.6 创建工程文件夹 2. 输入文件名称：LED_FLOW，然后选择文件类型为Verilog。
静态时序分析报告中门延时计算
1引言 在集成电路设计过程中，模拟方法是应用最多的验证时序正确与否的手段，然而，模拟方法在微系统芯片(SoC)时代正面临严竣的挑战。传统的逻辑模拟方法虽然比较快，但需要输入向量作为激励，给使用带来很多不便；更为严重的是其精度不够高，不能处理SoC时代越来越严重的互连线的耦合电容、电感效应。电路模拟方法虽然能非常精确地计算SoC时代的各种效应，但其速度太慢，容量也太小。静态时序分析技术通过提取整个电路的所有时序路径，计算信号沿(上升沿或下降沿)在传播过程的延时，然后检查在最坏情况下电路中是否存在建立时间和保持时间不满足要求的器件，从而确认被验证的电路是否存在时序问题。它们又分别通过对最大路径延迟和最小路径延迟的分析得到。静态时序分析不需要输入向量、运行速度快、占用内存少，因而成为SoC时代最主要的时序验证手段。延时计算和最长/最短路径分析是静态时序分析的关键。由于互连线结构 [1]对门延时的影响非常大，必须在门延时模型中充分考虑这一因素才能确保静态分析结果的正确性。 广告插播信息 维库最新热卖芯片： XC9536-15PC44C SN74F244DWR IS62C1024L-70Q SS34HT162288E6050-RJJ AQY210E H KM68V257CJ-15MUR3020PT TL082CDR 本文提出新的Π模型方法，结合了门的等效电容[3]来计算门的延时，我们的方法结合门的互连线负载的拓扑结构和门负载三阶矩求解的方法，采用[4]中提出的等效电容的求解公式，求出门延时计算模型，相比上述两种方法，在静态时序分析中更为合理。 2新的门延时模型 2.1 新的门延时模型 在[4]中，作者提出了利用Π型的RC模型来近似门的互连线输出负载，同时考虑了负载的屏蔽效应。用该模型等价地计算出门输出驱动点导纳函数前三阶系数。 图1中Y(s)表示准确的RC树的驱动点导纳函数，在s＝0的Taylor展开式表示如下： 将门的输出的RC树的互连线负载等效负载为Π模型，如图2。
ModelSim的前后仿真(Quartus)
利用Quartus5.0实现功能仿真 1)打开一个工程文件。 2)打开Settings设置栏，选择Fitting Settings下的Simulator栏。在右边出现的设置栏中将 “Simulation Mode”的下拉菜单选择“Functional”，即可以实现软件下的功能仿真。（下拉菜单中有“Functional”、“Timing”和“Timing using Fast Timing Model”，分别代表可以在Quartus软件下实现功能仿真，时序仿真和快速时序仿真。最后一项一般不选，如果在Settings->Timing Requirement->More Settings下“Report Combined Fast/Slow Timing” 选项设为“On”，就可以选择最后一项。编译的报告里也会分别列出最快和最慢的时序报告。） 3)选择“Processing”菜单下的“Generate Functional Simulation Netlist”命令，否则将无法 启动仿真。 4)新建一个波形仿真文件，文件后缀名为.vwf。选择File菜单下的New->Other Files->Vector Waveform File。如下图所示，左边空白栏处是节点名的列表区，右边空白栏处是仿真波形的显示区。波形编辑窗口默认时间为1us，如果想改变仿真时间，可以选择Edit菜单下End Time，在弹出的对话框中选择需要的时间。将新建的波形仿真文件保存下来。
5)将需要仿真的信号加入波形编辑窗口。在列表区任一位置双击或者点击右键选择“Insert Node or Bus…”，弹出的对话框点击“Node Finder”按钮。在“Node Finder”界面中点击“List”按钮，有关信号的列表会出现在界面的左边，双击需要观察的信号加入至界面右边。如果工程中用到了很多信号，在左边列表中也会显示很多（Named编辑框默认的是*通配符），可以在Named编辑框中添加需要的信号名称实现模糊查找。界面中“Filter”下拉框中默认的是“Pins: all”，也就是说将要列出的信号都是IO管脚。如果需要观察一些内部信号，可以改变下拉框的参数，比如“Registers: Pre-Synthesis”。下图显示了仿真信号加入波形编辑窗口的情况。对于有些总线信号可以改变其显示的进制格式，比如二进制、八进制、十进制和十六进制。在列表中对应信号点击右键选择 “Properties”，弹出的对话框中选择“Radix”下拉框实现进制的转换。
《现代SOC设计技术》学习小结
《现代SOC设计技术》学习小结 目录 一、SOC的概念 二、前端设计和后端实现 三、可测性设计 四、软硬件协同技术 五、验证技术 六、低功耗技术 七、IP复用技术 一、SOC概念 SOC（System on Chip）中文翻译为片上系统、系统级芯片等，由超大规模集成电路发展而来。从狭义上理解，SOC即把系统关键部件集成的到一张芯片上；而从广义上理解，SOC本身就是一个小型系统。 SOC的发展由市场和技术共同推动。20世纪90年代，计算机、通信、电子产品以及军事等领域需要大量高集成度的集成电路，于是集成电路向集成系统转变。这种转变的表现，一方面，IC品种增加、规模扩大、性能提高、上市时间缩短，并且IC标准化形成；另一方面，微电子技术不断发展，计算机性能提高，EDA综合开发工具性能提高，硬件描述语言公布。相比于IC，SOC具有的优势有：功耗低、体积小、速度快、功能丰富、节省成本。 IP核是SOC设计的基本单元。IP核是已经设计好经过验证的具
有特定功能的电路模块。在设计SOC时可以直接使用IP核。IP核分为软核、硬核和固核。软核指RTL级描述的核，一般是HDL代码，也就是源代码。它不依赖工艺，灵活性好，价格很贵。硬核指电路版图形式的核，不能被修改。它需要预先布局，可靠性高，价格低。固核介于软核和硬核之间，属于门级网表形式，固核需要使用者布局布线，有一定的灵活性。 SOC设计是基于核的设计，也就是将系统按功能分为若干块，组合不同的IP核，集成为特定功能的芯片的过程。但是这不意味着，简单的组合IP核就够了，还需要IP核的测试复用和结构上的精心设计。通常利用IP模块可以简化系统设计，但是对开发者理解IP模块有了更高的要求，时序一致性的问题也会凸显。这个问题推动了IP 模块的标准化。代表性的SOC标准化组织是美国的VSIA。 SOC的技术的特征有：复杂的系统功能、软硬件结合、含有一个或多个芯核（微处理器MPU、微控制器MCU、数字信号处理器DSP等）、采用深亚微米或超深亚微米工艺实现。 随着计算机、通信、手持设备等对IC的需求不断增加。IC的发展由元件到单元，再到RTL，现在为IP核。集成电路会继续朝着SOC 发展。 我国的SOC产业从20世纪90年代开始逐步发展。现在基本分为三大产业：设计、制造和封装。封装测试业占的比重约70%。在我国SOC发展的重点有高端通用芯片、网络通信、数字家电、信息安全、工业控制、生物医疗、IP核。
ModelSim入门指导答辩
QUESTA-SIM（QuestaSim）10.2入门指南平台 软件：Questa-Sim 10.2 版本Starter Edition，也适用于高版本的ModelSim软件。内容 一. 设计流程 典型设计流程包括如下所示： （1）设计输入 设计的行为或结构描述 （2）RTL仿真(ModelSim) 功能仿真 验证逻辑模型(没有使用时间延迟) 可能要求编辑设计 （3）综合 把设计翻译成原始的目标工艺 最优化——合适的面积要求和性能要求 （4）布局和布线 映射设计到目标工艺里指定位置 指定的布线资源应被使用 （5）门级仿真(ModelSim) 时序仿真 验证设计一旦编程或配置将能在目标工艺里工作 可能要求编辑设计 （6）时序分析 （7）验证合乎性能规范 可能要求编辑设计 （8）版图设计 （9）仿真版图设计 （10）在板编程和测试器件 使用QuestaSi/ModelSim仿真的基本流程为： 图1.1 使用QuestaSim仿真的基本流程 2 开始 1.1 新建工程 打开QuestaSim后，其画面如图2.1所示。
图2.1 QuestaSim画面 1. 创建工作目录E:/QuestaSim/, 在其路径下创建子文件夹/ip、/prj、/rtl、/tb, prj是QuestaSim工程主文件夹，ip是仿真模型目录，rtl 是代码目录，tb是testbench目录。 2. 选择File>New>Preject创建一个新工程。打开的Create Project对话框窗口，可以指定工程的名称、路径和缺省库名称。一般情况下，设定Default Library Name为work。指定的名称用于创建一个位于工程文件夹内的工作库子文件夹。该对话框如图2.2所示，此外还 允许通过修改初始化文件QuestaSim.ini文件来映射库设置。 图2.2 创建工程的对话框 2. 设置Project Name为BG0806，Project Location为E:/QuestaSim/prj, 勾选Copy Library Mappings ，点击OK。 3. 出现Add Items to the Project的对话框，如图2.3所示，
Modelsim的功能仿真和时序仿真
FPGA 设计流程包括设计输入，仿真，综合，生成，板级验证等很多阶段。在整个设计流程中，完成设计输入并成功进行编译仅能说明设计符合一定的语法规范，并不能说明设计功能的正确性，这时就需要通过仿真对设计进行验证。在FPGA 设计中，仿真一般分为功能仿真（前仿真）和时序仿真（后仿真）。功能仿真又叫逻辑仿真，是指在不考虑器件延时和布线延时的理想情况下对源代码进行逻辑功能的验证；而时序仿真是在布局布线后进行，它与特定的器件有关，又包含了器件和布线的延时信息，主要验证程序在目标器件中的时序关系。在有些开发环境中，如Xilinx ISE 中，除了上述的两种基本仿真外，还包括综合后仿真，转换（post-translate）仿真，映射后（post-map）仿真等，这样做完每一步都可进行仿真验证，从而保证设计的正确性。 ModelSim 是Mentor Graphics 子公司MentorTechnology 的产品，是当今最通用的FPGA 仿真器之一。ModelSim 功能强大，它支持FPGA 设计的各个阶段的仿真，不仅支持VHDL 仿真，Verilog仿真，而且支持VHDL 和Verilog 混合仿真。它不仅能做仿真，还能够对程序进行调试，测试代码覆盖率，对波形进行比较等。ModelSim 有很多版本，像ModelSim/SE 是首要版本，除此之外还有ModelSim/XE 和ModelSim/AE，分别是为Xilinx 公司和Altera 公司提供的OEM 版，其中已包含各公司的库文件，故用特定公司OEM 版进行仿真时就不需编译该公司的库了。 用ModelSim 进行功能仿真 进行功能仿真首先要检查设计的语法是否正确；其次检查代码是否达到设计的功能要求。下文主要介绍仿真步骤和测试激励的加载。 仿真步骤 （1）建立库并映射库到物理目录 因为用ModelSim 进行仿真是建立在仿真库的基础上的（此处进行的是功能仿真，因而不用编译特定厂商的库），所以首先要建立库并把库映射到实际的物理路径。通常用户编译的文件都放在work库中，所以必须先建立work 库。有两种方法建立并映射库，第一种方法是通过图形界面，在菜单Design→Create a New Library 弹出对话框，如图1 所示。在Library Name 中输入work，如果建立其它库，可以输入其它名字。Library Map to 是映射的物理路径。第二种方法是用命令行的形式，建立库用ModelSim>vlib<库名>，映射库用ModelSim> vmap ，如建立并映射库work，就可以在ModelSim 主窗口命令提示符下输入 vlib work vmap work work （2）编译源代码 该步骤主要检查源文件的语法错误。实现方法有两种，一是通过菜单Design→Compile，出现选择源文件对话框，选择要编译的源文件，编译即可；二是通过命令行方式，这一步对于VHDL 和Verilog 所使用的命令是不一样的，对于VHDL 代码用vcom-work.vhd.vhd ，
MIPS程序设计报告
组成原理实验报告 姓名学号 陈宝可 07055004 刘睿 07055013 林建财 07055040 指导老师：姜欣宁 2010年4月22日
一、总体设计思想 1.1 CPU简介 CPU是计算机的核心，其重要性好比大脑对于人一样，它负责处理、运算计算机内部的所有数据。CPU的种类决定了操作系统和相应的软件。CPU主要由运算器、控制器、寄存器组和内部总线等构成，是PC的核心，再配上储存器、输入/输出接口和系统总线组成为完整的PC（个人电脑）。 单周期CPU 的特点是每条指令的执行只需要一个时钟周期，一条指令执行完再执行下一条指 令。再这一个周期中，完成更新地址，取指，解码，执行，内存操作以及寄存器操作。由于每个时钟上 升沿时更新地址，因此要在上升沿到来之前完成所有运算，而这所有的运算除可以利用一个下降沿外， 只能通过组合逻辑解决。这给寄存器和存储器RAM的制作带来了些许难度。且因为每个时钟周期的时 间长短必须统一，因此在确定时钟周期的时间长度时，要依照最长延迟的指令时间来定，这也限制了它 的执行效率。 下图是cpu设计的思路： 1.2系统主要框架 第一台电子计算机与1946年2月14日诞生至今，计算机的发展迅速，经历了电子管，晶体管管，集成电路，大规模集成电路，超大规模集成电路的时代，现在集成电路的设计已经接近极限，不过在发
展历程中，计算机的核心框架并没有太多的改变，仍然是由五大部件组成：存储器、运算器、控制器、I/O设备。设计过程中主要以CPU(运算器+控制器)为中心。 如图是计算机组成原理图： CPU 的功能： 设计的cpu主要是由ALU(运算器)和CU（控制器）两个核心部件构成，另外设计一些辅助器件。ALU处理整个计算机的计算，设计的ALU只能进行简单的算术运算，并不能够实现很强大的计算功能，CU是整个计算机的控制部分，它能够接收外界的响应，并控制计算机的其他部件完成特定的功能，CU 和ALU共同组成cpu的核心部件，处理整个计算机的事件。 CPU开发的进程： 设计初始时，成员讨论cpu所能实现的功能，cpu的组成部分，所需要的开发工具、语言、平台、参考资料等，明确了设计思想后，小组进行明确的分工，现在设计过程已经从最初的讨论进入初步的实践，小组成员正按照各自的分工进行cpu的设计开发。 设计成员的分工： 本小组由三名成员，林建财主要完成设计思路提出和最终的整合，陈宝可主要完成各个模块的设计，刘睿主要完成报告的编写以及提出相关的意见，设计过程中成员需要相互配合，相互支持分工没有明显的界限，成员可以扬长避短，各展所长。 CPU设计的工具： 现在存在很多的cpu开发语言，如VHDL硬件描述语言，V erilog HDL描述语言等等，它们都是非常优秀的开发工具，鉴于知识的局限性，这里只列出我们所学的工具。 Quartus® II design 是最高级和复杂的，用于system-on-a-programmable-chip (SOPC)的设计环境。QuartusII design 提供完善的timing closure 和LogicLock? 基于块的设计流程。QuartusII design是唯一一个包括以timing closure 和基于块的设计流为基本特征的programmable logic device
时序计算和Cadence仿真结果的运用
字体大小: 小中大作者：余昌盛刘忠亮来源：日期：2007-06-25 点击：558 摘要：本文通过对源同步时序公式的推导，结合对SPECCTRAQuest时序仿真方法的分析，推导出了使用SPECCTRAQuest进行时序仿真时的计算公式，并对公式的使用进行了说明。 一、前言 通常我们在时序仿真中，首先通过时序计算公式得到数据信号与时钟信号的理论关系，在cadence仿真中，我们也获得了一系列的仿真结果，怎样把仿真结果正确的运用到公式中，仿真结果的具体含义是什么，是我们正确使用Cadence仿真工具的关键。下面对时序计算公式和仿真结果进行详细分析。 二．时序关系的计算 电路设计中的时序计算，就是根据信号驱动器件的输出信号与时钟的关系(Tco——时钟到数据输出有效时间)和信号与时钟在PCB上的传输时间(Tflytime)同时考虑信号驱动的负载效应、时钟的抖动(Tiitter)、共同时钟的相位偏移(Tskew)等，从而在接收端满足接收器件的建立时间(Tsetup)和保持时间(Thold)要求。通过这些参数，我们可以推导出满足建立时间和保持时间的计算公式。 时序电路根据时钟的同步方式的不同，通常分为源同步时序电路(Source-synchronous timing)和共同时钟同步电路(common-clock timing)。这两者在时序分析方法上是类似的，下面以源同步电路来说明。 源同步时序电路也就是同步时钟由发送数据或接收数据的芯片提供。图1中，时钟信号是由CPU驱动到SDRAM方向的单向时钟，数据线Data是双向的。 图2是信号由CPU向SDRAM驱动时的时序图，也就是数据与时钟的传输方向相同时的情况。
逻辑设计心得
序 很早之前就想对这几个月工作经历写的东西，一是作为自己的总结，二是自己也很 想将自己这段时间的一些经历和大家分享一下，希望对初学者而言能使得他们能少走一 些弯路。只是公司里的事情很多，最近经常加班，所以一直拖到现在。 能来到这家公司应该是一种缘份--缘起NIOS。当初三月份altera来我们学校建立SO PC实验室的时候自己还不知道NIOS是什么东西，只是想在altera的FAE讲完NIOS后多问他几个时序约束的问题，然后拷一份PPT回去。但是想不到因为那一份NIOS的培训资料，我 认识了edacn上的cawan，他给我讲了很多NIOS的东西，之后是丁哥在SOC版帖了位NIOS大赛的通知，然后我和队友就去报了名，并去川大参加了NIOS的培训，认识了峻龙的FAE- ---也是我现在的boss。在这里要谢谢cawan、丁哥、和我一起参加NIOS竞赛的队友刘科 以及我的BOSS，是他们让我有了这一段的经历。 在公司里的几个月，做的项目其实不多，但是收获还是有一些，我觉得收获最大的是 设计理念的改变，这也是我这段时间最想总结的，我会在后面逐渐阐述。 时序是设计出来的 我的boss有在华为及峻龙工作的背景，自然就给我们讲了一些华为及altera做逻辑 的一些东西，而我们的项目规范，也基本上是按华为的那一套去做。在工作这几个月中 ，给我感触最深的是华为的那句话：时序是设计出来的，不是仿出来的，更不是湊出来 的。 在我们公司，每一个项目都有很严格的评审，只有评审通过了，才能做下一步的工 作。以做逻辑为例，并不是一上来就开始写代码，而是要先写总体设计方案和逻辑详细 设计方案，要等这些方案评审通过，认为可行了，才能进行编码，一般来说这部分工作 所占的时间要远大于编码的时间。 总体方案主要是涉及模块划分，一级模块和二级模块的接口信号和时序（我们要求 把接口信号的时序波形描述出来）以及将来如何测试设计。在这一级方案中，要保证在 今后的设计中时序要收敛到一级模块（最后是在二级模块中）。什么意思呢？我们在做 详细设计的时候，对于一些信号的时序肯定会做一些调整的，但是这种时序的调整最多 只能波及到本一级模块，而不能影响到整个设计。记得以前在学校做设计的时候，由于 不懂得设计时序，经常因为有一处信号的时序不满足，结果不得不将其它模块信号的时 序也改一下，搞得人很郁闷。 在逻辑详细设计方案这一级的时候，我们已经将各级模块的接口时序都设计出来了 ，各级模块内部是怎么实现的也基本上确定下来了。 由于做到这一点，在编码的时候自然就很快了，最重要的是这样做后可以让设计会 一直处于可控的状态，不会因为某一处的错误引起整个设计从头进行。 做逻辑的难点在于系统结构设计和仿真验证 刚去公司的时候BOSS就和我讲，做逻辑的难点不在于RTL级代码的设计，而在于系统 结构设计和仿真验证方面。目前国内对可综合的设计强调的比较多，而对系统结构设计
ModelSim使用的一点心得
ModelSim使用的一点心得- - 1、至今还没有弄明白为什么要用ModelSim，因为看波形Quartus II自带的工具就可以了啊。 2、我刚刚接触modelsim，我想大多数菜鸟跟我一样，看过如何使用ModelSim的介绍，说句实话，那些介绍写的都太过简单，仿佛大家都不屑写上一些比较“弱智”的步骤，恰恰就是这些看似累赘的步走，难为我好久。 教程上都写道，modelsim的简单使用方法如下：建立库- 影射库到物理目录- 编译代码- 启动仿真。首先建立库就叫我头晕。库的概念用在这儿实在不合适，把我吓坏了，也就没心思看下一步了。在我看来，教程应该这么写： <1> 建立一个目录modelsimStudy。用任何文本编辑器编辑一个简单的例子程序，比如计数器counter.vhd。有clk、ena、reset输入，cnt作为输出。 <2> 打开Modelsim，首先create project，工程名随意取了，比如命名为test，目录设在modelsimStudy下，默认的库work不变（这样就不用管什么建立库之类的东西了）。然后add existing file，把counter.vhd加入当前工程。 <3> 编译这个文件，通过之后，work下面会出现counter这个实体。然后选中它，右键，simulate（左键双击也可）。 <4> ModelSim有很多窗口（新手就怕这个），一开始只要选择view下面的objects 和wave窗口就行了。旧版的signal窗口在6.0的版本改名为Objects（这个我是摸索了好久才发现的，是不是太笨了？）。wave窗口刚打开时是空的，需要在objects窗口的add -> wave -> signals in region。这时，wave上就有clk\ ena \ reset等信号了。 <5> 我们给clk来个输入激励，在object窗口中选中clk，右键选clock，给它定义个时钟。 <6>运行Run。嘿嘿。有波形出来了吧。
用ModelSimSE进行功能仿真和时序仿真的方法(ALTERA篇)
用ModelSimSE进行 功能仿真和时序仿真的方法 （ALTERA篇） 黄俊 April 2007
用ModelSim SE进行功能仿真和时序仿真的方法 （ALTERA篇） 软件准备 （1） QuartusII，本文截图是QuartusII 6.1界面的。我个人认为，如果是开发StratixII或CycloneII或MAXII，用QuartusII6.0+SP1+SP2比较稳定。 （2） ModelSim SE. ALTERA仿真库要已经装好，安装仿真库的笔记已记录于《在ModelSimSE中添加ALTERA仿真库的详细步骤》中。我电脑上装的是ModelSim SE 6.1b。 例子程序的制作 先在Quartus II里生成一个例子程序，以方便介绍三种仿真的方法。步骤如下： 1、新建一个工程（Project），工程名取lpm_shift, 器件选CycloneII EP2C5Q208C, 第三方 的工具暂时都不选。 2、菜单栏上Tools?MegaWizard Plug-In Manager, 点Next,在storage中选 LPM_SHIFTREG，输出文件格式根据习惯选一种语言，在这里以Verilog的为例，在右边的output file名字中加上lpm_shift。点Next。
3、这个例子是做一个移位寄存器，调用lpm库，和cycloneII元件库，也正好可以作为对 前面建好的ALTERA库的一个验证。点可以查到该模块的使用说明和详细介绍。移位寄存器比较简单，就不用细看了。如下图设置.点Next.
4、加上一个异步清零端，点Next，再点Next,最后点Finish. Add/Remove Files in Project…，
利用ModelSim进行的功能仿真,综合后仿真,时序仿真
利用ModelSim进行的功能仿真，综合后仿真，时序仿真 功能仿真，就是在理想状态下(不考虑延迟)，验证电路的功能是否符合设计的要求。 功能仿真需要： 1.TestBench或者其他形式的输入激励 2.设计代码（HDL源程序） 3.调用器件的模块定义(供应商提供，如FIFO，RAM等等) 值得一提的是，可以在ModelSim直接编写TestBench，使用View->Source->Show language templates. 综合后仿真（门级仿真），实际上就是将对综合后的门级网表进行仿真，只考虑门延迟，而没有加入时延文件。在功能仿真之后检验综合的结果是否满足功能要求。 综合后仿真需要： 1.综合后的门级网表，注意这里变成了*.vo文件，而不是原来功能仿真中所需要的HDL源代码. 2.测试激励 3.元件库Altera的仿真库位置为 *:\altera\quartus\eda\sim_lib 所谓时序仿真，就是在综合后仿真的基础上加上时延文件(sdf文件)，综合考虑了路径延迟和门延迟的情况，验证电路是否存在时序违规。 时序仿真需要： 1.综合后的门级网表，注意这里变成了*.vo文件，而不是原来功能仿真中所需要的HDL源代码. 2.测试激励 3.元件库Altera的仿真库位置为 *:\altera\quartus\eda\sim_lib 4.较门级仿真还需要具有包含时延信息的反标记文件*.sdf 可以有两种方法实现门级仿真，或时序仿真。
1.工程编译成功后，自动启用ModelSim来运行门级仿真，前提是要在Quartus II的Options中设置好ModelSim的路径（和有些参考PDF上说的环境变量好像无关，至少我用的Quartus II 9.0 Web Edtion是这样的）具体方法是，进入Quartus9.0->Tools->Options，在Categroy里选中General 下的EDA Tool Options，在ModelSim右边的Location of Executable中双击来改变路径，就并且在工程中设置了自动启动ModelSim，就可以自动启用了。 1.在EDA Tool Settings，首先将仿真工具设置为ModelSim，然后点击让它自动启动。 2.NativeLink settings中选择testbench，完成相关的设置，例如test bench name，top level module in test bench，Design instance name in test bench，仿真时间，然后编译时会自动启动ModelSim然后完成所有操作，大概这就是Altera所指的和很多EDA工具的无缝连接。 另外一种方法，则是现在quartus ii中生成门级网表和延时文件，然后调用ModelSim进行仿真 1.在quartus ii设置仿真工具为ModelSim，这样设置完成后，在当前目录下会生成一个simulation的目录，该目录下有一个simulation文件夹，里面包含了网标文件和时延反标文件，vhdl语言对应的是网表文件为*.vho，时延文件为*.sdo。Verilog则为*.vo，*.sdo。 2.建立库并映射到物理目录，编译TestBench，执行仿真。 对库的理解： 我想所谓库，实际上就是一个代替文件夹的符号，区别就是，库中的文件的表述皆是经过了编译的实体或者module，一切操作都在库中进行。 ModelSim有两种库，一种是资源库，一种是工作库(默认名为work，保存当前工程下已通过编译的所有文件，资源库放置work库已编译文件所要调用的资源)。所以编译前，一定要有work库，而且只能有一个。