数字逻辑第四章
第四章习题答案1.设计4个寄存器堆。
解：
寄存器组
2. 设计具有4个寄存器的队列。
解：
输入数据输出数据
3．设计具有4个寄存器的堆栈
解：可用具有左移、右移的移位寄存器构成堆栈。
栈顶
SR 1
SR 2
SR 3
输入数据
输出数据
压入弹出
4．SRAM 、DRAM 的区别
解：DRAM 表示动态随机存取存储器，其基本存储单元是一个晶体管和一个电容器，是一种以电荷形式进行存储的半导体存储器，充满电荷的电容器代表逻辑“1”，“空”的电容器代表逻辑“0”。数据存储在电容器中，电容存储的电荷一般是会慢慢泄漏的，因此内存需要不时地刷新。电容需要电流进行充电，而电流充电的过程也是需要一定时间的，一般是0.2-0.18微秒（由于内存工作环境所限制，不可能无限制的提高电流的强度），在这个充电的过程中内存是不能被访问的。DRAM 拥有更高的密度，常常用于PC 中的主存储器。
SRAM 是静态的，存储单元由4个晶体管和两个电阻器构成，只要供电它就会保持一个值，没有刷新周期，因此SRAM 比DRAM 要快。SRAM 常常用于高速缓冲存储器，因为它有更高的速率；
5. 为什么DRAM 采用行选通和列选通
解：DRAM 存储器读/写周期时，在行选通信号RAS 有效下输入行地址，在列选通信号CAS 有效下输入列地址。如果是读周期，此位组内容被读出；如果是写周期，将总线上数据写入此位组。由于DRAM 需要不断刷新，最常用的是“只有行地址有效”的方法，按照这种方法，刷新时，是在RAS 有效下输入刷新地址，存储体的列地址无效，一次选中存储体中的一行进行刷新。每当一个行地址信号RAS 有效选中某一行时，该行的所有存储体单元进行刷新。
6. 用ROM 实现二进制码到余3码转换 解： 真值表如下：
余
8421码三码
B3B2B 1B0
G3G2G 1G0
0 0 0 0
0 0 0 1
0 0
1 0
0 0
1 1
0 1 0 0
0 1 0 1
0 1
1 0
0 1
1 1
1 0
0 0
1 0 0 10 0 1
1
0 1 0 0
0 1 0 1
0 1 1 0
0 1 1 1
1 0 0 0
1 0 0 1
1 0 1 0
1 0 1 1
1 1 0 0
最小项表达式为： G
3
=
∑)
9,8,7,6,5( G
2
=
∑)
9,4,3,2,1( G
1
=
∑)8,7,4,3,0(
G 0=∑)8,6,4,2,0( 阵列图为：
G 3G 2G 1G
B 3B 2B 1B B 0
7. 用ROM 实现8位二进制码到8421码转换 解：输入为8位二进制数，输出为3位BCD 码，12位二进制数，所以，所需ROM 的容量为：28
*12=3072
8.ROM 、EPROM 和EEPROM 的区别
解：ROM 指的是“只读存储器”，即Read-Only Memory 。这是一种线路最简单半导体电路，通过掩模工艺， 一次性制造，其中的代码与数据将永久保存(除非坏掉)，不能进行修改。
EPROM 指的是“可擦写可编程只读存储器”，即Erasable Programmable Read-Only Memory 。是采用浮栅技术生产的可编程存储器，它的存储单元多采用N 沟道叠栅MOS 管，信息的存储是通过MOS 管浮栅上的电荷分布来决定的，编程过程就是一个电荷注入过程。编程结束后，由于绝缘层的包围，注入到浮栅上的电荷无法泄漏，因此电荷分布维持不变，EPROM 也就成为非易失性存储器件了。当外部能源（如紫外线光源）加到EPROM 上时，EPROM 内部的电荷分布才会被破坏，此时聚集在MOS 管浮栅上的电荷在紫外线照射下形成光电流被泄漏掉，使电路恢复到初始状态，从而擦除了所有写入的信息。这样EPROM 又可以写入新的信息。
EEPROM 指的是“电可擦除可编程只读存储器”，即Electrically Erasable Programmable Read-Only Memory 。也是采用浮栅技术生产的可编程ROM ，但是构成其存储单元的是隧道MOS 管，隧道MOS 管也是利用浮栅是否存有电荷来存储二值数据的，不同的是隧道MOS 管是用电擦除的，并且擦除的速度要快的
多（一般为毫秒数量级）。它的最大优点是可直接用电信号擦除，也可用电信号写入
。E2PROM的电擦除过程就是改写过程，它具有ROM的非易失性，又具备类似RAM的功能，可以随时改写（可重复擦写1万次以上）。目前，大多数E2PROM 芯片内部都备有升压电路。因此，只需提供单电源供电，便可进行读、擦除/写操作，这为数字系统的设计和在线调试提供了极大方便。
9. flash存储器的特点
解：Flash也是一种非易失性的内存，属于EEPROM的改进产品。FLASH是结合EPROM和EEPROM技术达到的，FLASH使用雪崩热电子注入方式来编程。主要特点是，FLASH对芯片提供大块或整块的擦除，而EEPROM则可以一次只擦除一个字节(Byte)。这就降低了设计的复杂性，它可以不要EEPROM单元里多余的晶体管，所以可以做到高集成度，大容量，另FLASH的浮栅工艺上也不同，写入速度更快。
10. 用256K×8芯片实现256K×32的ROM
解：需要4片256K×8的存储器，进行位扩展。
︰
A0
︰
︰
D0
︰
︰
︰地
址
线
数
据
线
︰
︰
11. 用1M×4芯片实现1M×16的SRAM 解：需要4
片1M×4的存储器，进行位扩展。
12 用256K×4芯片实现1M×8的DRAM
解：需8片1M ×4的存储器，进行字位同时扩展。
13．用1M ×8芯片实现4M ×8的DRAM 解：需4片1M ×8的存储器，进行字扩展。
14．用64K ×4芯片实现64K ×16的ROM 解：需4片64K ×4的存储器，进行位扩展。
A0
︰︰D0︰
︰︰地址
线数据线
15．用1M×8芯片实现4M×16的ROM
解：需8片1M×8的存储器，进行字位同时扩展。
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数字逻辑第四章
第四章组合逻辑电路 ---------------------------------------------------------------------------- 1 : 在组合电路中，任意时刻的输出与 A:该时刻的输入无关，与电路的原来状态有 B:该时刻的输入有关，与电路的原来状态有关 C:该时刻的输入无关，与电路的原来状态无关 D:该时刻的输入有关，与电路的原来状态无关 您选择的答案: 正确答案：D 知识点：组合逻辑电路的特点：组合逻辑电路中，任意时刻的输出仅仅取决于该时刻的输入，与电路原来的状态无关 ---------------------------------------------------------------------------- 2 : 编码器的逻辑功能是将 A:输入的高、低电平编成对应输出的高、低电平 B:输入的二进制代码编成对应输出的高、低电平 C:输入的高、低电平编成对应输出的二进制代码 D:输入的二进制代码编成对应输出的二进制代码 您选择的答案: 正确答案：C 知识点：在二值逻辑电路中，编码器的逻辑功能是将输入的每一个高、低电平信号编成一个对应的二进制代码 ---------------------------------------------------------------------------- 3 : 对于普通编码器和优先编码器下面的说法正确的是 A:普通编码器和优先编码器都允许输入多个编码信号 B:普通编码器和优先编码器都只允许输入一个编码信号 C:普通编码器只允许输入一个编码信号，优先编码器允许输入多个编码信号 D:普通编码器允许输入多个编码信号，优先编码器只允许输入一个编码信号 您选择的答案: 正确答案：C 知识点：在普通编码器中，任何时刻只允许输入一个编码信号，否则输出将发生混乱；优先编码器在设计时已将所有的输入信号按优先顺序排了队，当几个输入信号同时出现时，只对其中优先权最高的一个进行编码，所以允许同时输入两个以上的编码信号 ---------------------------------------------------------------------------- 4 : 8线—3线优先编码器74HC148输入端I1’、I5’同时有效时输出二进制数为 A:101 B:100 C:001 D:010 您选择的答案: 正确答案：D
数字逻辑第五章课后习题答案
数字逻辑第五章课后习题答案 5-1、解：(1) 列出电路的激励函数和输出函数表达式： 1111J K CP CP ==??=? 22321,1J Q K CP Q ?==??=?? 323331 ,1 J Q Q K CP Q ?==?? =?? Q 1n+1)； Q 2n+1); Q 3 n+1) (2) (4) 功能描述：由状态图可知，此电路为一带自启动能力的六进制计数器。 1 2 3 4 5 6 7 8 CP Q 1 Q 2 Q 3 时间图
5-2、解：表5.29所示为最小化状态表，根据状态分配原则，无“列”相邻（行相邻在脉冲异步时序电路中不适用。），在“输出”相邻中，应给AD、AC分配相邻代码。取A为逻辑0，如下卡诺图所示，状态赋值为：A=00，B=11；C=01；D=10。于是，二进制状态表 如下，根据D触发器的激励表可画出CP2、D2、CP1、D1、Z的卡诺图， 二进制状态表 状态编码 D触发器的激励表
5-3、解： 原始状态图 5-4、解：（1）写出电路的激励函数和输出函数表达式： Y 2=x 2+x 12x 1(2)作状态流程表： （3）作时间图：
设输入状态x2x1的变化序列为00 01 11 10 00 10 11 01.初始总态为（x2x1,y2y1）=(00,00). 从本题的状态流程表推演出总响应序列为 总态响应序列表 x2 x1 y2 y1 Z 时间图 （4）电路功能：当输入状态x2x1的变化序列为01 11 10 00时，电路输出高电平1，其余情况输出低电平0.因此，该电平异步时序电路为01 11 10 00序列检测器。 5-5、解： 时间图如下
数字设计原理与实践(第四版)课后各章节习题答案
3.11 对图X3.11（a）所示的AOI 电路图，采用AND，OR,INV 画出对应的逻辑图。 解：Z = (A?B + C + D)' 3.12 对图X3.11（b）所示的OAI 电路图，采用AND，OR,INV 画出对应的逻辑图。 解：Z = ((A + B)?C ?D)' 13 画出NOR3 对应的电路图。 解：3 输入端或非门结构应为：上部3 个P 管串联，下部3 个N 管并 联，结构如图所示。 3.15 画出OR2 所对应的电路图。 解：在NOR2 电路的输出端后面级联一个INV。 3.59 画出图X3.59 逻辑图所对应的电路图。 解： 3.21 若输出低电平阈值和高电平阈值分别设置为1.5V 和3.5V，对图X3.21 所示的反相器特性，确定高态与低态的DC 噪声容限。解：由图中可以看到，输出3.5V 对应的输入为2.4V,输出1.5V 对应的输入为2.5V；所以，高态噪声容限为：3.5-2.5=1 V ;低态噪声
容限为：2.4-1.5=0.9 V。 3.26 利用表3-3 计算74HC00 的p 通道和n 通道的导通电阻。解：采用极端值计算（对商用芯片，最低电源电压设为 4.75V）表中所列输出电压与电流关系如图所示： 根据电流定律，高态输出时可以建立下列方程： p n R R 0.35 0.02 = 4.4 ? ? ? ? ?? ? ? ? p n R R 0.91 4 = 3.84 ? ? ? ? ?? ? ? ? 联立求解可得：R = 0.151kΩ = 151Ωp 低态输出时可以建立下列方程： n p R R 0.1 0.02 = 4.65 ? ?? ? ??? ?
数字逻辑课程三套作业及答案
数字逻辑课程三套作业及答 案 -标准化文件发布号：（9456-EUATWK-MWUB-WUNN-INNUL-DDQTY-KII
数字逻辑课程作业_A 一、单选题。 1.(4分)如图x1-229 （D）。 A. (A) B. (B) C. (C) D. (D) 知识点：第五章 解析第五章译码器 2.(4分)如图x1-82 （C）。 A. (A) B. (B) C. (C) D. (D) 知识点：第二章 解析第二章其他复合逻辑运算及描述 3.(4分)N个触发器可以构成最大计数长度（进制数）为（D）的计数器。 A. N B. 2N C. N2次方 D. 2N次方 知识点：第九章 解析第九章计数器
4.(4分)n个触发器构成的扭环型计数器中，无效状态有（D）个。 A. A． n B. B.2n C. C．2n－1 D. D．2n-2n 知识点：第九章 解析第九章集成计数器 5.(4分)如图x1-293 （A）。 A. (A) B. (B) C. (C) D. (D) 知识点：第十一章 解析第十一章数字系统概述 6.(4分)如图x1-317 （D）。 A. (A) B. (B) C. (C) D. (D)
知识点：第二章 解析第二章其他复合逻辑运算及描述 7.(4分)EPROM是指（C）。 A. A、随机读写存储器 B. B、只读存储器 C. C、光可擦除电可编程只读存储器 D. D、电可擦可编程只读存储器 知识点：第十章 解析第十章只读存储器 8.(4分)如图x1-407 （B）。 A. (A) B. (B) C. (C) D. (D) 知识点：第十一章 解析第十一章数字系统概述 9.(4分)为实现将JK触发器转换为D触发器，应使（A）。
数字逻辑课后 第五章
第五章 习题答案 1. 画出与阵列编程点 解： --- 2. 画出或阵列编程点 解： ----X 1X 2X 3X 4 3. 与、或阵列均可编程，画出编程点。 解;
1 A -B B -F 3 2 4. 4变量LUT 编程 解： A 0A 1A 2A 3 SOP 输出 5. 用VHDL 写出4输入与门 解： 源代码： LIBRARY IEEE ； USE IEEE .STD_LOGIC_1164.ALL ； ENTITY and4 IS PORT (a ，b ，c ，d ：IN STD_LOGIC ； x ：OUT STD_LOGIC ）； END and4； ARCHITECTURE and4_arc OF and4 IS BEGIN x ＜＝a AND b AND c AND d ； END and4_arc ； 6. 用VHDL 写出4输入或门 解： 源代码： LIBRARY IEEE ；
USE IEEE.STD_LOGIC_1164.ALL； ENTITY or4 IS PORT (a，b，c，d：IN STD_LOGIC； x：OUT STD_LOGIC）； END or4； ARCHITECTURE or4_arc OF or4 IS BEGIN x＜＝a OR b OR c OR d； END or4_arc； 7.用VHDL写出SOP表达式 解：源代码： LIBRARY IEEE； USE IEEE.STD_LOGIC_1164.ALL； ENTITY sop IS PORT (a，b，c，d，e，f：IN STD_LOGIC； x：OUT STD_LOGIC）； END sop； ARCHITECTURE sop_arc OF sop IS BEGIN x＜＝(a AND b) OR (c AND d) OR (e AND f)； END sop_arc； 8.用VHDL写出布尔表达式 解：源代码： LIBRARY IEEE； USE IEEE.STD_LOGIC_1164.ALL； ENTITY boolean IS PORT (a，b，c：IN STD_LOGIC； f：OUT STD_LOGIC）； END boolean； ARCHITECTURE boolean_arc OF boolean IS BEGIN f＜＝(a OR (NOT b)OR c) AND (a OR b OR(NOT c))AND ((NOT a) OR (NOT b) OR (NOT c))； END boolean_arc； 9.用VHDL结构法写出SOP表达式 解：源代码：
数字逻辑_习题四_答案
习题四部分习题参考答案 4.1 将下列函数简化，并用与非门和或非门画出逻辑电路图。& （3）C B C A D C A B A D C B A F +++=),,,( 解：化简得F=C B C A B A ++ F 的与非式为：F=C B C A B A ?? ，逻辑电路图如图1所示。 F 的或非式为：F=C B A C B A C B A ABC F +++++=+=，逻辑电路 图如图2所示。 图1 图2 4.3分析图4.59所示的逻辑电路图，并说明其逻辑功能。 解：（1）由逻辑电路图写出逻辑表达式并化简可得： D C D B D C D B F D BC D C B D C A D BC D C B D C A F CD ABD CD ABD F +=?=++=??=+=?=012 （2）根据逻辑表达式，其逻辑功能如表所示。 1 C 1 & 1 & & & & & & A B ≥1 0 ≥1 ≥1 ≥1 A C B ≥1 ≥1 F
由真值表可知，DCBA 表示的二进制数，当该值小于等于5，F0＝1，当当该值小于等于10，大于5，F1＝1，当该值小于等于15，大于10，F2=1。 4.4 试分析图4.60 所示的码制转换电路的工作原理 答：①写出逻辑表达式 001G B B =⊕ 112G B B =⊕ 223G B B =⊕ 33G B = D C B A F2 F1 F0 输 入 输 出 0 0 0 0 0 1 0 0 0 1 0 0 1 0 0 1 0 0 0 1 0 0 1 1 0 0 1 0 1 0 0 0 0 1 0 1 0 1 0 0 1 0 1 1 0 0 1 0 0 1 1 1 0 1 0 1 0 0 0 0 1 0 1 0 0 1 0 1 0 1 0 1 0 0 1 0 1 0 1 1 1 0 0 1 1 0 0 1 0 0 1 1 0 1 1 0 0 1 1 1 0 1 0 0 1 1 1 1 1 0 0
数字逻辑第四章课后答案..
习题4解答 4-1 试用与非门设计实现函数F(A,B,C,D)=Σm(0,2,5,8,11,13,15)的组合逻辑电路。 解：首先用卡诺图对函数进行化简，然后变换成与非-与非表达式。 化简后的函数 4-2 试用逻辑门设计三变量的奇数判别电路。若输入变量中1的个数为奇数时，输出为1，否则输出为0。 解：本题的函数不能化简，但可以变换成异或表达式，使电路实现最简。 真值表：逻辑函数表达式： C B A C B A C B A C B A Y? ? + ? ? + ? ? + ? ? = C B A⊕ ⊕ =) ( ACD D C B D B A D C B ACD D C B D B A D C B ACD D C B D B A D C B F ? ? ? ? ? ? ? = + + ? ? + ? ? = + + ? ? + ? ? = 逻辑图 B A C D F
4-3 用与非门设计四变量多数表决电路。当输入变量A 、B 、C 、D 有三个或三个以上为1时输出为1，输入为其他状态时输出为0。 解： 真值表： 先用卡诺图化简，然后变换成与非-与非表达式： 逻辑函数表达式： 4-4 用门电路设计一个代码转换电路，输入为4位二进制代码，输出为 4位循环码。 解：首先根据所给问题列出真值表，然后用卡诺图化简逻辑函数，按照化简后的逻辑函数画逻辑图。 ACD BCD ABC ABD ACD BCD ABC ABD ACD BCD ABC ABD Y ???=+++=+++=逻辑图
真值表： 卡诺图化简： 化简后的逻辑函数： Y 1的卡诺图 Y 2的卡诺图 Y 3的卡诺图 Y 4的卡诺图 A Y =1B A B A B A Y ⊕=+=2C B C B C B Y ⊕=+=3D C D C D C Y ⊕=+=4Y Y 逻辑图
数字逻辑 习题与答案.(优选)
习题与答案 《数字逻辑与数字系统（第四版）》，白中英 第1章习题P30 7 证明下列等式 (2) AC AB C AB C B A ABC +=++ 证明: AB AC ABC C AB C B A ABC +=+++=左式 8 用布尔代数简化下列各逻辑函数表达式 (4) C AB C B BC A AC F +++= 解: BC BC BC A C B A BC C B A BC A ABC C B A C B BC A AC F =+=++=+++=++++=) () )(())()(( 9 将下列函数展开为最小项表达式 (1) )(),,(C B A C B A F += 解: ∑=+++++=+++++=+++=+++=+=() 7,6,5,4,1()()()()(),,(m C B A C B A C B A C B A C AB ABC C B A C B A C C B A C C AB C B A C B A B A AB C B A A B B A C B A C B A F 10 用卡诺图化简下列各式 （2） C B A D A B A D C AB CD B A F ++++= 解： C 由卡诺图知，D A B A F +=
（4） ∑∑ +=?)11,10,9,3,2,1()15,14,13,0(),,,(m D C B A F 解： A C AD AC B A F ++= 12 逻辑函数 A C C B B A X ++=，试用真值表、卡诺图、逻辑图、波形图表示该函数。 解：（1）真值表 （2）卡诺图 （3）逻辑图 （4）波形图 14 输入信号A ，B ，C 的波形如图P1.2所示，试画出电路输出F1、F2的波形图 B F C B A
数字逻辑设计习题第4章
第4章 组合逻辑电路 4—1 分析下图所示电路的逻辑功能，写出输出的逻辑表达式，列出真值表，说明其逻辑功能。 4—2 逻辑电路如下图所示： 1、写出S 、C 、P 、L 的函数表达式； 2、当取S 和C 作为电路的输出时，此电路的逻辑功能是什么？ 4—3 下图是由三个全加器构成的电路，试写出其输出1F ，2F ，3F ，4F 的表达式。 123 B C Z
P和4—4 下图是由3线/8线译码器74LS138和与非门构成的电路，试写出 1 P的表达式，列出真值表，说明其逻辑功能。 2 Array 4—5使用74LS138 译码器及少量门电路对三台设备状态进行监控，由不同指示灯进行指示。当设备正常工作时，指示灯绿灯亮；当有一台设备出故障时，指示灯红灯亮；当有两台设备出故障时，指示灯黄灯亮；当有三台设备 出故障时，指示灯红灯和黄灯都亮。
4—6 下图4.6是由八选一数据选择器构成的电路，试写出当1G 0G 为各种不同的取值时的输出Y 的表达式。 4—7仿照全加器设计一个全减器，被减数为A ，减数为B ，低位来的借位为C ，差为D ，向上借一位为J 。 要求：1.写出真值表，写出D 与J 的表达式；2.用译码器74LS138和必要的基本门电路实现此电路；3.用双四选一数据选择器实现。 G A
4—8 设计一组合逻辑电路，输入为四位二进制码3B 2B 1B 0B ，当 3B 2B 1B 0B 是BCD8421码时输出1=Y ；否则0=Y 。列出真值表，写出 与或非表达式，用集电极开路门实现。 4—9 设计一个多功能组合数字电路，实现下表所示逻辑功能。表中1C 0C 为功能选择输入信号；A ，B 为输入变量；F 为输出。 1．列出真值表，写出F 的表达式； 2．用八选一数据选择器和门电路实现。
数字逻辑武汉工程大学第四版
武汉工程大学数学逻辑答案 第3章 组合逻辑电路 3.1解题指导 例3-1 试写出图3-1所示电路输出F 的表达式。74148为优先编码器。其功能见表3-1所示。 表3-1 74148的真值表 解：图3-1中电路的74148的70~I I 虽然都接地，但只对7I 编码，74151的A 2A 1A 0等于74148的012A A A 等于000，使F =D 0=A 。 例3-2 试分析图3-2所示电路的逻辑功能。 图3-1 例3-1逻辑图 B A 0 5图3-2 例3-2 的逻辑图
解：题示电路中74138的A 2=0，使74138变成2线-4线译码器。AB =00时，00=F 1321===F F F 。 若此时CD =00，则F =D 0=0；而CD ≠00时，F ≠D 0，F =1。故该电路的功能为AB =CD 时，输出F =0，AB ≠CD 时，F =1。 例3-3人类有四种基本血型—A 、B 、AB 、O 型。输血者与受血者的血型必须符合下述原则：O 型血可以输给任意血型的人，但O 型血只能接受O 型血；AB 型血只能输给AB 型，但AB 型能接受所有血型；A 型血能输给A 型和AB 型，但只能接受A 型或O 型血；B 型血能输给B 型和AB 型，但只能接受B 型或O 型血。试用与非门设计一个检验输血者与受血者血型是否符合上述规定的逻辑电路。如果输血者与受血者的血型符合规定电路输出“1”（提示：电路只需要四个输入端。它们组成一组二进制代码，每组代码代表一对输血—受血的血型对）。 解：用变量A 、B 、C 、D 表示输血者、受血者的血型对作为输入变量，用F 表示血型是否符合作为输出变量。得到血型与二进制数间的对应关系，从而得到真值表如表3-2所示。 血型与二进制数对应关系 表 由真值表画出卡诺图如图3-3所示。 由卡诺图得表达式如下：C B CD D A B A C B CD D A B A F ???=+++= 由表达式画出逻辑图如图3-4所示。 B O A B
数字逻辑第四章答案
第4章 作业答案 1、某工厂有三个车间，每个车间各需1kW 电力。这三个车间有两台发电机组供电，一台是1kW ，另一台是2kW 。三个车间经常不同时工作，有时共有1个车间工作，有时两个或三个车间同时工作。为了节省能源又能保证电力供应，请设计一个逻辑电路，能自动完成供电分配任务。（所需要的门电路输入引脚个数和类型无限制要求，但是尽量用与非门和异或门实现）。 解：设A 、B 、C 分别为三个车间工作时的电力需求情况，1为工作，需要用 电，0为不工作不需要电力供应；输出为两个F 1、F 2，F 1=1表示需要1Kw 的发电机供电，F 2=1表示需要2Kw 的发电机供电，根据题意列阵真值 根据真值表得F 1和F 2的逻辑函数为： C B A F ⊕⊕=1 BC AC AB BC AC AB ABC C AB C B A BC A F ??=++=+++=2 电路图为： 2、分析下面逻辑电路图的功能。 解：根据电路图写出布尔表达式为：BC A BC A F +=?= 根据真值表可知，当A 为1或B 、C 同时为1时，输出F=1；此电路可看作一个表决电路，A 为主裁判，B 、C 为副裁判，规则为：当主裁判通过或两个副裁判同时通过时， 最终表决结果F 为通过。
3、使用74138和与非门（输入引脚数目无限制）实现函数BC A F += 解：将函数扩展成为最小项表达式： 7654376543m m m m m =????= 也可以如下操作： CBA A CB A B C BA C A B C ABC C AB C B A C B A BC A BC A F ++++=++++=+= 7 65317653176531Y Y Y Y Y m m m m m m m m m m ????=????=++++= 4、使用74151和逻辑门实现下列逻辑函数。 （1）∑=)7,3,1,0(),,(m C B A F 解：7766554433221100D m D m D m D m D m D m D m D m Y +++++++= 令输入D 0、D 1、D 3、D 7为1，D 2、D 4、D 5、D 6为0，可得： F m m m m Y =+++=73107 6543m m m m m ABC C AB C B A C B A BC A BC A F ++++=++++=+=
数字逻辑第二章作业答案
第二章部分习题答案：（第四版） 2.1 (e) 10100.11012 =14.D16(f) F3A516 =11110011101001012 (i) 101111.01112 =57.348 2.2 (a) 12348 =0010100111002 =29C16 (e) 7436.118=111100011110.0010012=F1E.2416 2.3 (b) 7E6A16=1111110011010102=771528 (f) DEAD.BEEF16=1101111010101101.10111110111011112=157255.5756748 2.5 (e) 10100.11012=20.812510 (j) 15C.3816 =348.2187510 2.6 (b) 348910=66418 (f) 2385110=5D2B16 2.9(b) 57734 + 1066 61022 2.10(c) F35B + 27E6 11B41 2.11 decimal +25 +120 +82 -42 -6 -111 signed-magnitude 00011001 01111000 01010010 10101010 10000110 11101111 two’s-complement 00011001 01111000 01010010 11010110 11111010 10010001 ones’-complement 00011001 01111000 01010010 11010101 11111001 10010000 2.12 (b) 10011110, overflow not occurs (c) 10001110, overflow occurs (d) 10000000, overflow occurs 2.16 1264843010=COFFEE16 2.18 ( a) r>6; (b)r=8; (c) r>3; (d) r=5; (e) r=4; (f)r=6;
数电第4章习题解答张克农版 2
97 4章课后习题解答 4.1 根据图题4.1中输入信号R 、S 的波形，画出图4.2.1中的基本RS 锁存器的状态变化波形。 [解]见图解4.1中Q 、Q 的波形。 4.2 根据图题4.2所给的时钟脉冲波形及输入信号R 、S 的波形，画出图4.2.6中时钟控制RS 锁存器输出Q 的波形。 [解]见图解4.2中Q 、Q 的波形。 4.3 主从JK 触发器电路结构如图题4.3.1(a)所示，设初态为0，已知CP 、J 、K 和R 的波形如图题4.3所示，试画出Q A 、Q B 的波形。 [解]见图解4.3中Q A 、Q B 的波形。 4.4 图题4.4中各触发器的初始状态Q =0，试画出在触发脉冲CP 作用下各触发器Q 端的电压波形。 [解]见图解4.4中Q 1~Q 8的波形。 图题、解4.1 图题、解 4.2 图题、解4.3
98 4.5画出图题4.5中Q 的波形（忽略触发器的传输延迟时间）。 [解]见图解4.5中Q 的波形。 4.6分别画出图题4.6 (a)、(b)中Q 的波形（忽略触发器的传输延迟时间，假定触发器的 初始状态为0）。 【解】见图解4.6中Q 的波形。 图题、解 4.4 图题、解4.5 图题 4.6
99 (a) (a) (b) 图解4.6 4.7 图题4.7所示为各种边沿触发器，已知CP 、A 和B 的波形，试画出对应的Q 的波形。（假定触发器的初始状态为0）。 【解】Q 1、Q 2、Q 3、Q 4的波形见图解4.7所示。 图题 4.7
100 图解4.7 4.8 试画出图题4.8中P 的波形（忽略触发器的传输延迟时间）。 【解】P 的波形见图解4.8所示。 图解4.8 4.9 试分析图题4.9所示引入转换电路（在虚线框内）后，整个触发器电路的逻辑功能。 图题 4.8
第四章1 《数字逻辑》(第二版)习题答案
第四章 1．分析图1所示的组合逻辑电路，说明电路功能，并画出其简化逻辑电路图。 图1 组合逻辑电路 解答 ○1根据给定逻辑电路图写出输出函数表达式 C A B C B A B C A A B C F? + ? + ? = ○2用代数法简化输出函数表达式 C B A ABC C B A ABC C) B (A ABC C ABC B ABC A ABC F + = + + + = + + = ? + ? + ? = ○3由简化后的输出函数表达式可知，当ABC取值相同时，即为000或111时，输出函数F的值为1，否则F的值为0。故该电路为“一致性电路”。 ○4实现该电路功能的简化电路如图2所示。 图2 4．设计一个组合电路，该电路输入端接收两个2位二进制数A=A2A1,B=B2B1。当A＞B时，输出Z=1，否则Z=0。
解答 ○1根据比较两数大小的法则，可写出输出函数表达式为 ○2根据所得输出函数表达式，可画出逻辑电路图如图6所示。 图6 6．假定X=AB代表一个2位二进制数，试设计满足如下要求 (2) Y=X3 (Y也用二进制数表示。) ○1假定AB表示一个两位二进制数，设计一个两位二进制数立方器。 由题意可知，电路输入、输出均为二进制数，输出二进制数的值是输入二进制数AB的立方。由于两位二进制数能表示的最大十进制数为3，3的立方等于27，表示十进制数27需要5位二进制数，所以该电路应有5个输出。假定用TWXYZ表示输出的5位二进制数，根据电路输入、输出取值关系可列出真值表如表4所示。 由真值表可写出电路的输出函数表达式为 T= AB, = = = = B W AB, Z A, Y 0, X 根据所得输出函数表达式，可画出用与非门实现给定功能的逻辑电路图如图9所示。
数字逻辑第四章
第四章习题答案1.设计4个寄存器堆。 解： 寄存器组 2. 设计具有4个寄存器的队列。 解： 输入数据输出数据 3．设计具有4个寄存器的堆栈 解：可用具有左移、右移的移位寄存器构成堆栈。
栈顶 SR 1 SR 2 SR 3 输入数据 输出数据 压入弹出 4．SRAM 、DRAM 的区别 解：DRAM 表示动态随机存取存储器，其基本存储单元是一个晶体管和一个电容器，是一种以电荷形式进行存储的半导体存储器，充满电荷的电容器代表逻辑“1”，“空”的电容器代表逻辑“0”。数据存储在电容器中，电容存储的电荷一般是会慢慢泄漏的，因此内存需要不时地刷新。电容需要电流进行充电，而电流充电的过程也是需要一定时间的，一般是0.2-0.18微秒（由于内存工作环境所限制，不可能无限制的提高电流的强度），在这个充电的过程中内存是不能被访问的。DRAM 拥有更高的密度，常常用于PC 中的主存储器。 SRAM 是静态的，存储单元由4个晶体管和两个电阻器构成，只要供电它就会保持一个值，没有刷新周期，因此SRAM 比DRAM 要快。SRAM 常常用于高速缓冲存储器，因为它有更高的速率； 5. 为什么DRAM 采用行选通和列选通 解：DRAM 存储器读/写周期时，在行选通信号RAS 有效下输入行地址，在列选通信号CAS 有效下输入列地址。如果是读周期，此位组内容被读出；如果是写周期，将总线上数据写入此位组。由于DRAM 需要不断刷新，最常用的是“只有行地址有效”的方法，按照这种方法，刷新时，是在RAS 有效下输入刷新地址，存储体的列地址无效，一次选中存储体中的一行进行刷新。每当一个行地址信号RAS 有效选中某一行时，该行的所有存储体单元进行刷新。 6. 用ROM 实现二进制码到余3码转换 解： 真值表如下： 余
数字逻辑课程作业答案
数字逻辑课程作业_A 交卷时间：2016-05-04 16:55:11 一、单选题 1. (4分)如图x1-275 ? A. (A) ? B. (B) ? C. (C) ? D. (D) 纠错 得分：0 知识点：第一章 收起解析 答案D 解析第一章补码 2. (4分)以下电路中常用于总线应用的有() ? A. TSL门 B.OC门 C. 漏极开路门 D.CMOS与非门纠错 得分：0 知识点：第三章 收起解析 答案A 解析第三章其他类型的TTL与非门电路
3. (4分)如果异步二进制计数器的触发器为10个，则计数状态有（）种 ? A. A：20 ? B. B：200 ? C. C：1000 ? D. D：1024 纠错 得分：0 知识点：第九章 收起解析 答案D 解析第九章计数器 4. (4分)用n个触发器构成的计数器，可得到的最大计数模是（） ? A. (A) n ? B. (B) 2n ? C. (C) 2n ? D. (D)2n-1 纠错 得分：4 知识点：第六章 收起解析 答案C 解析第六章触发器电路结构和工作原理 5.
? A. (A) ? B. (B) ? C. (C) ? D. (D) 纠错 得分：0 知识点：第四章 收起解析 答案C 解析第四章组合逻辑电路的分析6. (4分)如图x1-229 ? A. (A) ? B. (B) ? C. (C) ? D. (D) 纠错 得分：0 知识点：第五章 收起解析 答案D 解析第五章译码器 7.
? A. (A) ? B. (B) ? C. (C) ? D. (D) 纠错 得分：0 知识点：第十一章 收起解析 答案C 解析第十一章数字系统概述8. (4分)化简如图h-d-1-22 ? A. A ? B. B ? C. C ? D. D 纠错
数字逻辑课程三套作业及答案资料
数字逻辑课程作业A 、单选题。 1.(4 分)如图xl-229 某一译码器的输出端共有臼种不的组颌U其输入端備几个输入线? (A)3；(B J4；(0)5； 1D16 A.(A) B.(B) C.(C) D.(D) 知识点：第五章 解析第五章译码器 2.(4 分)如图xl-82 F图所示河一逻辑电路，八"是输入端，F是输出端，则其输出与输入关系式是, {AiiA+B}iC+ DiE; .B^A+B+C+p-FE)； iC) (A +云)QO+童)； (D)AB[CD+Ei (C ) A.(A) B.(B)
C.(C)
D.(D) 知识点：第二章 解析第二章其他复合逻辑运算及描述 3.（4分）N个触发器可以构成最大计数长度（进制数）为（ A.N B.2N C.N2次方 D.2N次方 知识点：第九章解析第九章计数器 4.（4分）n个触发器构成的扭环型计数器中，无效状态有（ B. B.2n C.C. 2n —1 D. D . 2n-2n 知识点：第九章 解析第九章集成计数器 5.(4 分)如图X1-293D ）的计数器。 D ）个。
在数字系统中其信号系 仅貝E与即高电位与低电位两种: 迢】依电压犬小不等而定； 依电流大小不等而定； ①〕看需要而定 A.(A) B.(B) C.(C) D.(D) 知识点：第十一章解析第十一章数字系统概述 6.(4 分)如图X1-317 和项#只式的基本架构矢何？ | A A'A ND—MAXD ? IB i A XD—OR；(Q AND ― A.(A) B.(B) C.(C) D.(D) 知识点：第二章 解析第二章其他复合逻辑运算及描述 7.(4 分)EPROM 是指( C ) A.A、随机读写存储器 B. B、只读存储器 C.C、光可擦除电可编程只读存储器R? (DiO罠一AND (D )
《数字逻辑与电路》复习题及答案
《数字逻辑与电路》复习题 第一章数字逻辑基础（数制与编码） 一、选择题 1．以下代码中为无权码的为CD。 A. 8421BCD码 B. 5421BCD码 C.余三码 D.格雷码 2．以下代码中为恒权码的为AB 。 A.8421BCD码 B. 5421BCD码 C. 余三码 D. 格雷码 3．一位十六进制数可以用 C 位二进制数来表示。 A. １ B. ２ C. ４ D. 16 4．十进制数25用8421BCD码表示为 B 。 A.10 101 B.0010 0101 C.100101 D.10101 5．在一个8位的存储单元中，能够存储的最大无符号整数是CD 。 A.（256）10 B.（127）10 C.（FF）16 D.（255）10 6．与十进制数（53.5）10等值的数或代码为ABCD 。 A. (0101 0011.0101)8421BCD B.(35.8)16 C.(110101.1)2 D.(65.4)8 7．与八进制数(47.3)8等值的数为：A B。 A.(100111.011)2 B.(27.6)16 C.(27.3 )16 D. (100111.11)2 8.常用的BC D码有C D 。 A.奇偶校验码 B.格雷码 C.8421码 D.余三码 二、判断题（正确打√，错误的打×） 1. 方波的占空比为0.5。（√） 2. 8421码1001比0001大。（×） 3. 数字电路中用“1”和“0”分别表示两种状态,二者无大小之分。（√） 4．格雷码具有任何相邻码只有一位码元不同的特性。（√） 5．八进制数（17）8比十进制数（17）10小。（√） 6．当传送十进制数5时，在8421奇校验码的校验位上值应为1。（√） 7．十进制数（9）10比十六进制数（9）16小。（×） 8．当8421奇校验码在传送十进制数（8）10时，在校验位上出现了1时，表明在传送过程中出现了错误。（√） 三、填空题
数字逻辑第四章课后答案
数字逻辑第四章课后答案 盛建伦：《数字逻辑与VHDL逻辑设计》习题解答习题4解答4-1 试用与非门设计实现函数F(A,B,C,D)=Σm(0,2,5,8,11,13,15)的组合逻辑电路。解：首先用卡诺图对函数进行化简，然后变换成与非-与非表达式。化简后的函数4-2 CD AB 00 01 00 1 0 01 0 1 11 10 0 1 1 0 11 10 0 0 1 1 1 0 0 0 A& & B C& & & & & F& F?B?C?D?A?B?D?BCD?ACD?B?C?D?A ?B?D?BCD?ACD?B?C?D?A?B?D?BCD? ACDD& 试用逻辑门设计三变量的奇数判别电路。若输入变量中1的个数为奇数时，输出为1，否则输出为0。解：本题的函数不能化简，但可以变换成异或表达式，使电路实现最简。真值表：逻辑函数表达式： A B C 0 0 0 0 0 1 0 1 0 0 1 1 1 0
0 1 0 1 1 1 0 1 1 1 Y 0 1 1 0 1 0 0 1 =1 A B C 逻辑图=1 Y Y?A?B?C?A?B?C?A?B?C?A?B?C?(A?B) ?C 4 - 1 盛建伦：《数字逻辑与VHDL逻辑设计》习题解答4-3 用与非门设计四变量多数表决电路。当输入变量A、B、C、D有三个或三个以上为1时输出为1，输入为其他状态时输出为0。解：真值表：先用卡诺图化简，然后变换成与非-与非表达式：A B C D 0 0 0 0 0 0 1 0 0 0 1 1 0 1 0 0 0 1 0 1 0 1 1 0 0 1 1 1 1 0 0 0 1 0 1 0 1 0 1 1 1 1 0 0 1 1 0 1 1 1 1 0 1 1 1 1 Y?ABD?ABC?BCD?ACD?ABD?ABC?B CD?ACD?ABD?ABC?BCD?ACDY 0 0 0 0 0 0 1 0 0 1 0 1 1 1 C& 0 0 0 1 0 AB 00 01 11 10 CD 00 01 0 0 0 0 0 0 1 0 11 10 0 1 1 1 0 0 1 0 1 0 0 1 0 逻辑图A& B& & Y
数字逻辑(第二版)毛法尧课后题答案(1-6章)
习题一 1.1 把下列不同进制数写成按权展开式: ⑴(4517.239)10= 4×103+5×102+1×101+7×100+2×10-1+3×10-2+9×10-3 ⑵(10110.0101)2=1×24+0×23+1×22+1×21+0×20+0×2-1+1×2-2+0×2-3+1×2-4 ⑶(325.744)8=3×82+2×81+5×80+7×8-1+4×8-2+4×8-3 ⑷(785.4AF)16=7×162+8×161+5×160+4×16-1+A×16-2+F×16-3 1.2 完成下列二进制表达式的运算: 1.3 将下列二进制数转换成十进制数、八进制数和十六进制数： ⑴(1110101)2=(165)8=(75)16=7×16+5=(117)10 ⑵(0.110101)2=(0.65)8=(0.D4)16=13×16-1+4×16-2=(0.828125)10 ⑶(10111.01)2=(27.2)8=(17.4)16=1×16+7+4×16-1=(23.25)10 1.4 将下列十进制数转换成二进制数、八进制数和十六进制数,精确到小数点后5位： ⑴(29)10=(1D)16=(11101)2=(35)8 ⑵(0.207)10=(0.34FDF)16=(0.001101)2=(0.15176)8 ⑶(33.333)10=(21.553F7)16=(100001.010101)2=(41.25237)8
1.5 如何判断一个二进制正整数B=b6b5b4b3b2b1b0能否被(4)10整除? 解: 一个二进制正整数被(2)10除时,小数点向左移动一位, 被(4)10除时,小数点向左移动两位,能被整除时,应无余数,故当b1=0和b0=0时, 二进制正整数B=b6b5b4b3b2b1b0能否被(4)10整除. 1.6 写出下列各数的原码、反码和补码： ⑴0.1011 [0.1011]原=0.1011; [0.1011]反=0.1011; [0.1011]补=0.1011 ⑵0.0000 [0.000]原=0.0000; [0.0000]反=0.0000; [0.0000]补=0.0000 ⑶-10110 [-10110]原=110110; [-10110]反=101001; [-10110]补=101010 1.7 已知[N]补=1.0110,求[N]原,[N]反和N. 解:由[N]补=1.0110得: [N]反=[N]补-1=1.0101, [N]原=1.1010,N=-0.1010 1.8 用原码、反码和补码完成如下运算： ⑴0000101-0011010 [0000101-0011010]原=10010101； ∴0000101-0011010=-0010101。 [0000101-0011010]反=[0000101]反+[-0011010]反=00000101+11100101=11101010 ∴0000101-0011010=-0010101 [0000101-0011010]补=[0000101]补+[-0011010]补=00000101+11100110=11101011 ∴0000101-0011010=-0010101 ⑵0.010110-0.100110 [0.010110-0.100110]原=1.010000； ∴0.010110-0.100110=-0.010000。 [0.010110-0.100110]反=[0.010110]反+[-0.100110]反=0.010110+1.011001=1.101111
数字逻辑课后答案 第四章
第四章 习题答案 1.设计4个寄存器堆。 解： 2. 设计具有4个寄存器的队列。 解： 3．设计具有4个寄存器的堆栈 解：可用具有左移、右移的移位寄存器构成堆栈。 寄存器组 输 入数据输出数据
4．SRAM 、DRAM 的区别 解：DRAM 表示动态随机存取存储器，其基本存储单元是一个晶体管和一个电容器，是一种以电荷形式进行存储的半导体存储器，充满电荷的电容器代表逻辑“1”，“空”的电容器代表逻辑“0”。数据存储在电容器中，电容存储的电荷一般是会慢慢泄漏的，因此内存需要不时地刷新。电容需要电流进行充电，而电流充电的过程也是需要一定时间的，一般是0.2-0.18微秒（由于内存工作环境所限制，不可能无限制的提高电流的强度），在这个充电的过程中内存是不能被访问的。DRAM 拥有更高的密度，常常用于PC 中的主存储器。 SRAM 是静态的，存储单元由4个晶体管和两个电阻器构成，只要供电它就会保持一个值，没有刷新周期，因此SRAM 比DRAM 要快。SRAM 常常用于高速缓冲存储器，因为它有更高的速率； 5. 为什么DRAM 采用行选通和列选通 解：DRAM 存储器读/写周期时，在行选通信号RAS 有效下输入行地址，在列选通信号CAS 有效下输入列地址。如果是读周期，此位组内容被读出；如果是写周期，将总线上数据写入此位组。由于DRAM 需要不断刷新，最常用的是“只有行地址有效”的方法，按照这种方法，刷新时，是在RAS 有效下输入刷新地址，存储体的列地址无效，一次选中存储体中的一行进行刷新。每当一个行地址信号RAS 有效选中某一行时，该行的所有存储体单元进行刷新。 6. 用ROM 实现二进制码到余3码转换 解： 真值表如下： 8421码 余三码 B B B G G G 栈顶 SR 1 SR 2 SR 3 输入数据 输出数据 压入弹出 3232