通信工程通信工程专业毕业设计

第一章引言

1.1现场可编程逻辑门阵列FPGA

1985年，Xilinx公司推出了世界上第一块现场可编程门阵列FPGA（Field Programmable Gate Array）芯片，可以方便地通过下载不同的配置位流文件（bit stream）而实现不同逻辑功能。由于FPGA能够减少电子系统的开发风险和开发成本（NRE）；缩短上市时间（time to market）；通过在系统编程、远程在线重构等技术降低维护升级成本，因此在通信、控制、数据计算等领域得到了广泛的应用。有许多公司推出了各具特色的FPGA芯片，其中典型的有Xilinx的Virtex [Xili01]系列、Altera公司的Apex[Alte00]系列及Actel公司的ProASIC[Acte00]等。

FPGA能够很好的利用最为前沿的制造工艺和封装工艺，并通过全定制的电路和版图设计方法优化设计，因此FPGA的逻辑密度、性能、功能和功耗都已经得到大幅改进，成本显著下降。目前，芯片的集成度已达到1000万等效门、速度可达到400~500MHz[Xili04][Alte04]，内嵌SRAM、微理器、总线收发器、高速串行接口、时钟综合（clock synthesis）及功耗管理等模块。在制造上采用了0.09μm9层铜连线工艺[Daan04]，并且应用新的封装技术提供了数千管脚的FPGA 芯片。

随着FPGA在功能、密度、速度上的不断提升和成本的降低，以及用户需求、协议标准等的变化越来越快，FPGA 芯片不但被用来制作原型机，而且还被大量地应用到网络、消费电子、科研、航天及国防的许多最终产品中，成为一系列电子系统的核心。2003年，全世界以FPGA为代表的可编程逻辑器件销售额达26亿美元。然而在商用领域FPGA市场一直被国外公司所把持，到目前为止国内还没有厂商推出适合商业用途的FPGA产品。复旦大学微电子研究院正致力与填补这一空白，截止到2005年4月已流片两次，其中第一块FPGA芯片一次流片成功，经国家863项目组鉴定被评为“优”。第二块芯片FDT200K第一版试验芯片已于2005年3月18日交付中芯国际流片，而FDT200K第二版试验芯片项目也已经启动。

1.2工作内容

本论文所做的工作是：了解流行的商用FPGA芯片的系统结构；分析和介绍复旦大学具有自主知识产权的FPGA 芯片FDT200K第一版试验芯片，其中的可编程逻辑单元；设计FDT200K第二版试验芯片的时钟网络结构和新型可编程逻辑单元结构。工作内容具体有如下四个方面：

第一分析和介绍商用FPGA芯片结构，包括Altera Max系列、Xilinx XC4000系列、Xilinx SPARTAN系列。

第二分析和介绍FDT200K第一版试验芯片的功能与结构以及FPGA芯片设计的主要流程，其中包括结构设计、电路设计和版图设计。本人在复旦大学半年的毕设工作中，相当一部分工作时间放在了FDT200K第一版试验芯片的后端设计上以及可编程逻辑单元的设计上，因此设计流程的介绍重点放在这两者上。

第三在分析FDT200K第一版试验芯片结构的基础上，结合商用FPGA芯片结构，设计改进型的可编程逻辑单元结构。

第四探讨FPGA芯片时钟网络设计流程，完成FDT200K第二版试验芯片的时钟网络结构的设计，并完成仿真。

1.3论文结构

本文的结构如下：在第二章中对FPGA的技术背景进行简介，包括FPGA器件的结构、类型，FPGA结构研究的主要方向及其现状。第三章分析和介绍几种比较流行的商用FPGA芯片结构。第四章阐述FDT200K第一版试验芯片的功能结构以及设计流程。第五章介绍改进型可编程逻辑单元的结构并给出仿真结果。第六章阐述FDT200K第二版试验芯片的时钟网络结构。第七章总结了整个论文工作，对下一步工作提出建议。

第2章技术背景

2.1FPGA结构研究

一般说来，FPGA实际上是指包括现场可编程门阵列FPGA和复杂可编程逻辑器件CPLD两大类的可编程器件。由于这两类器件在技术发展中互相渗透，事实上不再具有鲜明的界限，所以多数研究者也把CPLD也看作是一种FPGA。

芯片可编程结构一般包括三个方面：一、可编程控制点；二、可编程的逻辑、时序单元；三、可编程互连。

可编程控制点（又称为用户可编程开关）是用户配置可编程器件的关键。最早的可编程控制点是PLA中的熔丝。尽管一些小规模器件仍在使用熔丝，但我们在这里不讨论它，因为它已经被新技术所淘汰。为了实现更高密度的器件，CMOS成为了IC 工业界的主流，然而实现可编程开关需要多种途径。对于CPLD而言，主流的开关技术是应用于EPROM和EEPROM的“悬浮传输门”技术。对于FPGA主流的开关技术是静态RAM和反熔丝。

可编程逻辑、时序单元（CLB）是可编程芯片内部实现各种功能的核心。主流的可编程逻辑单元分为基于与或阵列结构、基于LUT（查询表）结构和基于MUX结构。三种结构都是对一个多输入逻辑函数的不同表述，与或阵列结构应用于CPLD产品中，LUT结构在商用FPGA中最常见，MUX结构主要在一些研究领域出现。多数的商用FPGA都采用LUT结构，只是内部LUT连接不同。因为LUT可以完成所有对应输入的任意函数并且输出延时固定，为此带来很多好处，如：映射简单、可配置成

SRAM、可软件精确模拟延迟等。很多研究表明，4输入LUT能够在设计灵活性和CLB利用率中得到较好的平衡；有公司提出随着FPGA芯片系统门的增加和设计规模的增大5输入LUT可能会更适合。

在一个CLB内LUT的个数和连接方式是研究最多也是变化最快的，在xilinx的各个系列中，每个系列其都有变化，但是4输入LUT的结构不变。XC4000的由四输入LUT加一个五输入LUT组成一个CLB，Spartan和Virtex系列则将CLB内4输入LUT的数目增加到4个以上，这样减小了互连面积同时提高了工作速度。最新的Virtex-4工作频率达到了500Mhz，依靠的就是更加紧密的LUT连接。

可编程互连是可编程芯片内占用面积最大的部分。互连灵活性和互连面积是一对矛盾，各种互连结构都是在平衡二者关系。现在主要有平面化互连和层次化互连。平面化互连将整个芯片内所有CLB作为同一层次来看待，采用同一种互连方式；而层次化互连将局部几个CLB打包成一个子单元，各个子单元间采用一种互连结构而子单元内部采用另外的互连结构。层次化互连是目前最流行的互连结构。

图2-1所示是“经典的”对称式FPGA结构[Xili95]，该结构最早由是J.Rose等人[Brow92]提出，由可编程逻辑单元（图中L所示）、连接盒（Connection Box，图中C所示）、开关盒（Switch Box），图中S所示）以及连接它们的金属线组成。可编程逻辑单元能够实现一定的组合逻辑函数和时序逻辑，连接盒将可编程逻辑单元的输入输出连接到连线金属上，开关盒使得不同的连线之间进行信号的连接。这是一种平面化的结构，其中所有可编程功能模块都在同一个层次上进行组织。这种结构得到了最多的关注，多数FPGA结构的研究在这样的结构框架下进行。它灵活性好，在不同应用领域中都能得到比较好的面积利用率而且与这种结构的FPGA结构相配合的FPGA CAD软件也较为简单，但是速度性能相对较差[Agga94][Brow92][Chan96] [Wilt97][Betz98][Betz99]。

图2-2层次式FPGA结构

层次式的FPGA结构如图2-2中所示，是通过分层的方法组织可编程功能模块。每一个层次的可编程逻辑单元都由低一层次上的若干可编程逻辑单元和可编程连线线构成，整个器件由最顶层的可编程逻辑单元、可编程连线线和可编程IO组成。这种结构面积、速度性能较好，在FPGA的规模很大时也能够方便CAD软件对可编程功能模块进行处理，但所需的软件算法也较为复杂。

单元电路设计：在主流FPGA中，不单单有可编程逻辑单元，往往还有很多连接到互连资源上的专用模块甚至是IP core。常见的模块有：各种总线、内部振荡器、PLL、DLL、双向IO、延时控制单元、SRAM单元，最新的FPGA产品内还有DSP、处理器等IP core。

2.2可编程逻辑单元结构

可编程逻辑单元（Configurable Logic Block，简称为CLB）是FPGA的核心功能单元。FPGA主要由阵列式的可编程逻辑单元组成，通过对可编程逻辑单元的不同配置和连接，编程成为不同的电路实现设计者所需的功能。在研究和商业领域提出了众多不同的可编程逻辑单元结构，根据其中组合逻辑功能的实现方法，典型的结构主要可分为三大类：基于查询表LUT （Look-Up-Table）的结构、基于与或阵列的结构[Brow96]和基于基本门（主要是基于多路选择器MUX）的结构[Acte97]。对CLB 的研究主要从功能、速度、面积等方面出发，同时也会考虑到对功耗的优化。

2.2.1基于查询表（LUT）的可编程逻辑单元

基于LUT的可编程逻辑单元结构的基本原理就是将所实现的函数真值表储存于RAM中，根据输入选择输出相对应的函数输出。也可以将其看成一个存储器，其中内容在器件编程时存入，LUT的输入相当于存储器的地址输入，从存储器中读出的值

即为函数输出。一个n输入的LUT，包含2n个RAM单元，能够实现

n

2

2种函数。图2-3所示就是输入数n=4时的一个LUT

例子。图2-3(a)中的LUT结构只画出了1/4。从图中可以看出，随着输入端的增加，LUT的规模将按2n的规律变化，规模会急剧增加，这是LUT结构的主要缺点。但是，采用LUT作为基本函数发生器的结构，对于工艺映射只要考虑满足输入输出端的要求即可，非常有利于算法实现。Xilinx公司的FPGA产品中，采用基于LUT单元的产品典型的有XC/4000/5200系列[Xili98]等，目前较新的有Spartan和Virtex系列。对于Altera公司，相应的有FLEX8000/10K系列[Alte98]等，较新的有Apex系列。Virtex系列[Xilinx00]中，每个逻辑单元LC内包含了一个四输入的LUT（4-LUT），4个LC组成一个逻辑条（Slice）。而在Apex 系列[Altera00]中，每个逻辑单元LE（Logic Element）包含了两个3-LUT，10个LE构成一个逻辑阵列块LAB（Logic Array Block）。一般说来，基于LUT的逻辑单元是一种中等粒度的结构。

2.2.2基于与阵列的逻辑块

图2-3(a)LUT逻辑结构图[Xili95]图2-3(b)

F=f(P,Q,R,S)

基于与阵列的可编程逻辑单元用在CPLD（复

杂可编程逻辑器件，Complex Programmable Logic Device）中。这种结构是在PLD中逻辑块的基础上发展而来的，由与逻辑平面、乘积项选择器及时序模块等部件组成。其基本原理是：所有的组合逻辑功能都能采用2级的与或表达式表达。在逻辑单元中（图2-4所示）用与逻辑平面（AND Array Plan）固定实现所需要的与项，再通过对乘积项选择器的编程将实现逻辑所需要的与项选择送到或门中，最终实现所需逻辑功能。这种结构的由于该逻辑块的粒度较大（即逻辑单元实现的逻辑较复杂，所占面积也较大），有利于实现高输入的函数，在应用上适合于状态机、译码电路等控制逻辑。CPLD产品主要有Altera的MAX系列[Alte00]和Xilinx公司的XC7000/9500等系列[Xili00]。

2.2.3基于多路选择器（MUX）的逻辑单元

基于MUX（多路选择器）的可编程逻辑单元的粒度较小、功能较弱不够灵活，但硬件面积较小，而且电路速度快。如Actel 公司的一些FPGA产品中（ACT-1/ACT-2/40MX/42MX等）就主要采用了基于MUX的逻辑单元，其编程方式采用反熔丝（Anti-Fuse）的一次编程技术[Acte00]。图2-5中所示的就是该公司的40MX FPGA中的可编程逻辑单元结构。它通过将输入信号连接到8个输入端时的不同连接方法来实现不同的逻辑功能。这种结构能够实现四种基本的逻辑函数（NAND，AND，OR及NOR），其中包括任意二输入的函数，大部分三输入函数和部分四～八输入函数，总共可实现702种逻辑函数。在40MX结构中，无专用的时序电路，锁存器及触发器的实现，可以根据应用的需要通过配置来实现。40MX中的逻辑块是一种细粒度的逻辑单元，由于其输入端较多，要消耗较多的连线开关。但由于反熔丝编程结构占用的面积要比SRAM小得多，且编程点的电阻较小（<20Ω）[Actel97]，这种结构能取得较好的面积利用率及速度性能。反熔丝一次编程后不可改变，编程的灵活性不够，但可靠性很好，因此，常被用于可靠性要求高的场合，如航空、航天及军事等领域。

设计一个在功能、面积、速度上取得优化、平衡的可编程逻辑单元结构对于FPGA的逻辑功能、电路性能、硬件利用效率等具有重要的作用。目前，国内还没有拥有自主知识产权的FPGA产品，我们所设计的FDT200K是在总结前期FDP100K芯片设计上的经验基础上的大幅改进，尤其是在可编程逻辑资源、可编程互连资源方面进行了大幅度的优化和，因此在现有的可编程逻辑单元结构的基础上仍然要有新的结构，做出改进和提高。

第3章商用FPGA结构分析

从世界上第一片可编程器件诞生到现在已经有30余年，商用领域可编程器件市场则完全由国外公司把持。由于国内可编程器件方面的研究与开发起步较晚，因此无论是在技术还是经验上都与国外公司有着较大的差距，但是通过借鉴国外公司的一些比较成熟的产品，可以较快的提高国内在可编程器件这一领域的设计水平。为了更好的完善FDT200K，本文对市场上几种比较经典和成熟的商用FPGA产品结构作了分析。

3.1商用可编程器件的发展

最早的用户可编程芯片可以追溯到可编程只读存储器(PROM)。PROM的地址线作为逻辑输入，数据线作为逻辑输出。但是由于使用PROM来实现逻辑电路效率低下且逻辑功能有局限性，所以设计者很少使用它。最早为实现逻辑电路而设计的器件是现场可编程逻辑阵列(PLA)，PLA包含两级逻辑门：一个可编程的“线与”阵列后接一个可编程的“线或”阵列。PLA的结构允许任意输入相“与”。同样用户可以定义“或”阵列的输入任意相“或”以此来实现“与”阵列输出的逻辑组合。由于使用了这样之中结构，PLA比较适合实现逻辑功能。PLA也十分灵活，因为“与”和“或”阵列都可以有很多个输入，因此这种特性常被称为“宽与或门”。

技术的进步使得出现了许多比PLA容量更大的器件。PLA器件的局限性在于，可编程单元个数随输入个数呈现指数增加。因此为了实现容量增加唯一可取的方案是将多个PLA通过可编程的互连资源集成在一块芯片上。市场上许多被成为复杂可编程

逻辑器件(CPLD)的PLA产品采用这种结构。

Altera作为CPLD主流厂商，率先推出了他们的Classic EPLD芯片，此后是MAX5000，7000以及9000系列。由于PLA的市场不断扩大，其他厂商也开始开发CPLD器件，如今在CPLD领域已经有许多产品可供选择。如今CPLD已经可以提供相当于数百个经典PLA器件的容量，但是要实现更高密度变得十分困难。构建甚高容量的的可编程器件需要新的方法。

现今最高容量的通用逻辑芯片是传统的门阵列(有时被称为掩膜可编程门阵列MPGA)。由于芯片的配置由晶圆厂在芯片生产的时候完成，所以基于MPGA的开发时间长、费用高。

尽管MPGA不是PLA，之所以提到它是因为MPGA促使了现场可编程逻辑器件(FPGA)的产生。和MPGA一样，FPGA由未连接的电路单元（逻辑块）和互连资源构成。但是，与MPGA不同的是FPGA是由终端用户自己配置编程。作为唯一一种能够实现高容量的可编程器件结构，FPGA很快占据了数字电路设计的主要位置。

3.2几种商用FPGA芯片结构分析

本节介绍的商用FPGA（CPLD）芯片有：Altera Max7000、Xilinx XC4000、Xilinx SPARTAN。

3.2.1Altera Max7000

MAX7000的总体结构如图3－1[alte94]所示。7000包

含一组逻辑阵列块和一个称为可编程互连阵列（PIA）的互

连线。PIA可将任意逻辑阵列块和其他任意逻辑阵列块连接。7000的输入和输出都直接和PIA以及逻辑阵列块相连。

逻辑阵列块是一个复杂的，类似PLA结构的单元，我们可

以认为整个芯片是一个PLA阵列。

MAX7000的逻辑阵列块的结构如图3－2所示。每个

逻辑阵列块由八个宏单元组成。一个宏单元由一组可编程

的输出到或门和触发器的结果项组成。触发器可以是D触

发器、JK触发器、T触发器、SR触发器或传输门。

如图3－3所示，经过选择矩阵允许不同的输入连接到宏单元的或门。五个结果项中一个或多个都可以连接到或门。这种结果项的灵活性使得Max7000系列比经典PLA更加高效，因为典型的逻辑功能需要的结果项一般不超过五个，7000的结构支持更多的功能。基本的PLA

是不支持可变大小的或

图3－1Altera Max

7000

图3－2MAX7000逻辑单元阵列结构

门的，这种结构更多的应用在其他CPLD 结构中。

3.2.2

Xilinx XC4000

XC4000基本单元是一个基于查找表的可编程的逻辑块（CLB ）

。查找表是一个1-bit 宽的存储器队列；存储器地址线是逻辑块输入，1-bit 存储器输出就是查找表的输出。查找表有K 个输入对应着

2k ×1bit

存储

器，使用者可以通过修改真值表来实现K 个输入的逻

辑。如图3－4所示，一个XC4000的CLB 包含两个接CLB 输入的四输入查找表，第三个查找表输入接其他两个查找表的输出。这种结构能够实现多达9输入的逻辑功能；两个独立的四输入逻辑。每个CLB 包含两个触发器。

XC4000具有许多支持系统整合的特性。例如，每个CLB 包含对算术运算优化的电路结构（快速进位等）。用户甚至可以将CLB 配置成一个RAM 单元。在4000E 系列中，CLB 更是可以配置成单端写、双端读的双端RAM 。XC4000芯片中，逻辑块的周围有宽输入的与阵列来便于实现宽译码器等组合逻辑。除了逻辑单元，FPGA 与CPLD 的一个重要区别在于他们的互连结构。XC4000的互连结构基于竖直和水平通道。每个通道由连接单个CLB 的短线、连接两个CLB 的中线和连接整个芯片的长线。可编程开关将CLB 通过这些连线相互连接起来。Figure 19是XC4000互连资源的一小部分。注意，图3－5是XC4000互连资源的水平结构不是竖直结构，此外还有CLB 输入输出和路由开关。Xilinx 互连资源的重要特点是一个CLB 的输出信号必须通过开关到达另一个CLB ，开关的数量取决于使用的连线的数量。所以电路的性能极大程度上取决于CAD 工具对互连资源的分配和利用。

3.2.3Xilinx Spartan

Xilinx Spartan 系列FPGA 具有常规高度灵活性的可编程逻辑单元、层次式多变型互连资源及丰富的可编程I/O 模块[Spar99]。由于Spartan 系列采用了先进的构架与工艺，实现了高性能、低功耗。内部系统时钟频率达到了80MHz 而内部模块性能更是达到了150MHz ，

图3－3MAX 7000逻辑单元结构

图3－4XC4000逻辑单元图3－5XC4000互连结构

与其他FPGA产品相比较，Spartan系列提供了更高的性价比。

如图3－6所示，Spartan的逻辑单元中包含两个4输入查找表(4-LUT)，分别是G-LUT和F-LUT，可分别实现任意的4输入组合逻辑功能。从图中可以看到G-LUT和F-LUT的输出以及H1同时连接到一个3输入LUT(H-LUT)上，H-LUT可实现任意3输入组合逻辑。每个逻辑单元中包含两个触发器,结合LUT可实现各种时序逻辑功能。

如图3－7所示，Spartan互连采用层次式互连结构。图中每个可编程逻辑单元(CLB)的所有信号现与相邻的四个可编程开关矩阵(PSM)相连。CLB之间的信号传递则完全通过PSM来实现。PSM之间的通信有三种线来实现：“单线”、“双倍线”、“长线”。“单线”实现邻近PSM之间的信号传递，因此时延最短；“双倍线”实现相间的两个PSM之间的信号传递；“长线”则跨越整个芯片实现达跨度的连接。这种层次式结构设计的好处是面积、速度性能较好，缺点是增加了软件算法的复杂度。

3.3本章小结

本章简单分析了几种流行的商用FPGA(CPLD)结构，对这些成熟产品结构的分析对我们设计自主知识产权的FDT200K起到了十分重要的作用。FDT200K第一版试验芯片在一定程度上借鉴这些商用器件的结构，具体结构将在第四章作详细的介绍。

第4章FDT200K-1芯片设计与分析

本章详细介绍FDT200K 第一版试验芯片（简称FDT200K-1）内部结构，阐述设计过程中的一些问题并总结经验。FDT200K-1采用中芯国际0.18um 一层多晶硅、六层铝数字工艺。整个芯片共70万晶体管，编程点采用SRAM 结构，内部包括256个可编程逻辑单元（16×16CLB ）、64个双向可编程输入输出单元、一个4K 单口SRAM 、4个全局时钟网络。内部单元电路采用HSPICE 仿真，并用Cadence 公司的Virtuso 工具完成版图工作。图4－1是FDT200K-1结构示意图(已省略部分CLB)，图中粗实线表示互连结构，4K SRAM 利用互连资源与CLB 传递信号，本章将对FDT200K-1结构作较为详细的分析。FDT200K －1的研发过程历时6个月，本人参加了逻辑单元的设计以及大量的版图工作，所以本章节分析的重点放在逻辑单元结构与版图设计上。本项目牵涉一系列保密协议，因此在本文中不提供详细电路图，以框图的形式阐述FDT200K －1的结构。

4.1FDT200K-1逻辑单元结构

正如第二章中所提到的，可编程逻辑单元（CLB ）是任何一个可编程芯片内部实现功能的核心。绝大多数商用FPGA 均采

图4－1

用了基于查找表(LUT)的可编程逻辑单元结构，基于查找表的可编程逻辑单元结构最大的优势在于：

1．功能全面：对于一个n 输入的布尔表达式

)......,(21n a a a f ，不管f

是怎样一个函数总可以用

n 2个RAM 单元

来存储其结果项。因此n 输入的LUT 单元可以实现这n 个输入构成的任意一种组合逻辑运算。

2．配置简单：由于LUT 采用类似存储器的结构，因此对LUT 按照设计需要进行逻辑配置时，只需要按照逻辑表达式计算结果然后对相应的SRAM 进行写“0”操作或写“1”操作即可。例如用一个2输入LUT 实现逻辑函数

B A B A f &),(=，则只需要

将图4－2中的SRAM0写“1”，SRAM1、SRAM2、SRAM3写“0”即可。

以上例子中所用的LUT 结构是最简单的2输入LUT 结构，而大多数基于LUT 结构的商用FPGA 芯片(如XC4000系列、Spartan 系列)均采用4输入LUT 结构，FDT200K －1也采用4输入LUT 结构。需要指出

的是LUT 主要功能是组合逻辑的功能，尽管也可以通过配置LUT 构成门电路然后用互连将多个LUT 组合配置成触发器或LATCH 来实现时序逻辑，但是这样资源利用率会极其低下，所以在可编程逻辑单元中对时序逻辑作专门优化显得十分必要。

图4－3是两个CLB 构成的SLICE 结构，如图中所示，每个4输入LUT 搭配一个专用的时序单元，此时序单元包含一个可配置成LATCH 的触发器以及相应控制电路，结合LUT 可以方便的实现各种复杂的时序逻辑功能。

图4－3中除了A 、B 、C 、D 四种输入以外还有一种E 输入端，作用之一是实现5输入组合逻辑功能。根据Shannon 公式，任意一个n 输入逻辑可作如下拆解：

A

B

图4－2

)

...()...()...,(1111_

21??+=n n n n n a a h a a a g a a a a f

因此可以将两个E 输入端中的任意一个结合两个4输入LUT 来方便地实现任意一种5输入逻辑功能。此外E 输入端还可以实现对时序单元的局部使能控制，而LEN 是来自局部互连的控制信号，可实现对2个时序单元的控制。

如图4－3所示，每个CLB 有两个输出，分别实现的是组合逻辑输出和时序逻辑输出。CLB 中还有一个快速进位模块，

这一结构是针对行波进位全加器作的优化。加减乘法算术逻辑经常在各种电路设计中出现，只带有4-LUT 的LC 在实现这类逻辑运算方面面积利用率很低，而且这类运算往往都是级联传输（行波进位），如果靠互连资源连接的话，无疑会成为电路设计中的延迟关键路径。因此，所有的商用FPGA 和绝大部分关于CLB 的研究都会考虑在CLB 中加入特别的单元以减少实现这些算术运算时所需要的硬件开销和延迟。实现一个1-bit 全加器，需要两个4-LUT ，而FDT200K 只需要一个CLB 即可完成（本位S 和进位C 0分别从OUTA 和OUTB 输出），因此在面积上节省了许多硬件资源。但对于算术逻辑进位无疑是关键路径，当C 0从

图4－3SLICE(2×CLB)框图

辑输出辑输出

辑输出辑输出

OUTB 输出经过互连送给下一个全加器，而加法位数较高时延迟是难以忍受的（每一位1ns 左右）。前面介绍的几种商用FPGA 中都带有快速进位链以产生高速的进位逻辑。下面是进位输出的优化方法推导：

考查Co 表达式可以发现快速进位可以通过一个数据选择器来实现如图4－4a 所示对于数据选择器：

对照Co 表达式可以得到快速进位模块的结构如图4－4b 所示，图中b a ⊕由4-LUT

产生。

4.2FDT200K-1互连结构

可编程互连是可编程芯片内占用面积最大的部分。互连灵活性和互连面积是一对矛盾，各种互连结构都是在平衡二者关系。FDT200K －1采用目前最流行的层次式互连结构，力求用最小的芯片面界达到最大的灵活性。

4.2.1局部互连结构

在FDT200K-1中，将两个SLICE(即4个CLB)“打捆”构成一个CLUSTER 。如图4－5所示，图中四个CLB 之间由内部互连相连接，而CLB 与CLUSTER 外部信号则通过CLUSTER 之间的互连资源来传递。值得注意的是CLUSTER 内部的CLB 的输出通过一个局部反馈电路反馈到CLB 的输入端，这样设计的好处在于减少了关键路径的时延，如果没有内部反馈要实现如状态机这样需要反馈的电路就必须通过CLUSTER 外部互连来实现反馈，这样就会增加很多延迟。此外增加内部反馈也减小了CLUSTER 外部互连资源的压力，节省出更多外部互连资源供布线软件使用。

4.2.2全局互连结构

如图4－6所示，图中虚线代表省略的部分，CLUSTER 之间通过连接盒(CB)与开关盒(SB)连接。CB 负责CLUSTER 的输

入输出端与外部互连相连。SB 处于CLUSTER 外部互连交叉处。送入SB 的连线能够通过编程控制该线是继续按原方向连通还是拐弯。

)

()(&_

_______b a c b a c c b a S i i ⊕+⊕=⊕⊕=a

b a

c b a C i o &)(&)(________

⊕+⊕=1

&0&__

D C D C S +=D 0D 1

C

S

图4－4a b

a ⊕i c a

o

c 4－4b

图4－6

4.3FDT200K-1编程下载模块

FDT200K可编程核中的编程SRAM按照行和列进行组织。在编程过程中通过编程下载模块的地址寄存器选择所要编程的行，然后将数据寄存器中的数据存入到所选中的SRAM行中。地址寄存器和数据寄存器都是移位寄存器，地址和数据串行送入寄存器中，然后并行地送到SRAM阵列的字线和位线上。SRAM阵列的组织和编程时的访问见图4－7。编程下载模块除了数据、地址寄存器外，还需要控制电路。为了方便测试，设计了两种编程下载方式：全外部控制模式、从动自动下载模式。全外部控制模式是指内部数据、地址寄存器的数据、时钟、使能信号全部由外部PAD直接控制，可方便地通过打印机并口控制下载。从动自动下载模式是指编程下载模块和外部只有两个接口交互，时钟端和数据端。所有内部数据、地址寄存器的控制全部交由编程下载模块内的状态机完成，这样，可以大大减少外部控制电路。

4.4FDT200K-1版图设计

FPGA版图最重要的一点就是内部单元的规整性。FPGA内部单元阵列式地分布在芯片内，其内部单元必须有很好的规整性，

才能方便实现单元间的拼接以及芯片规模的可扩展性。

FDT200K-1试验芯片版图设计方法：①把电路图平面化后按模块划分并根据模块规模估计模块面积和长宽②根据模块间的连接关系决定各模块位置并确定各模块内SRAM字线、位线走线以及模块间字线、位线连接以及各种连线的走线方向和所用铝

层以及每层铝线的走线方向。如FDT200K一铝、二铝属于单元内部走线，根据结构可选择水平或垂直；三铝、四铝属于单元间连线，在整个芯片中方向确定，三铝竖直、四铝水平；五铝用于时钟和跨越SRAM，竖直走向。

FDT200K－1版图针对面积和成品率设计考虑。针对面积设计考虑：FPGA由于是阵列型结构，由很多结构近似相同的模块拼接而成，所以其对拼接模块的面积要求很高，需要很多针对面积方面的设计考虑。在FDT200K－1中，采用了如下方法来缩小面积：相同单元统一放置，尽可能做到按行放置，每行等高；每行采用电路版图背靠背（NP-PN）放置，将两行N阱合成一行，可以大大缩减一行所占面积；连线BUS打成捆进行走线以减小走线面积和复杂度（增大连线间电容，以性能换面积）；必要时将电源线换层，以方便普通走线（连线面积不够情况下），如LUT版图。针对成品率设计考虑：要保证高的成品率除了设计单元电路应满足所有晶元厂设计规则检查（DRC）外，还要考虑包括latch-up、天线效应等因素。FDT200K－1试验芯片除了满足所有的常规DRC检查外，在设计中还针对latch-up、天线效应、电荷迁移（EM）效应等作了相应的处理措施。

latch-up效应：latch-up效应主要由衬底电位以及阱电位决定。因此，在版图上主要由p衬底与地的接触点之间、n阱与电源接触点之间的间距相关。间距越大，越容易产生latch-up效应。如：在smic0.18DRC规则中，定义p衬底接最低电位的点为（p-pick-up），它们之间的最小间距为40um（n-pick-up也一样）。因此，为了防止出现latch-up效应，在设计FDT200K-1芯片时，我们把这一间距要求降低到了20um，而对于功耗最集中的cluster单元内部，这一间距降到了10um。

天线效应：天线效应是影响良率的一个重要因素。在FDT200K－1中，我们通过铝线换层和加反向防击穿二极管（NAC）来防止。如：对于编程SRAM的字线ADD，由于其穿过整个芯片并直接接到管子的栅上，所以必须要考虑其天线效应来防止电荷击穿。采用方法是：我们在每个CLUSTER单元内部，将水平四铝字线ADD都在单元版图最左边截断，然后插入一小段三铝（1um），这样既实现了ADD线的换层，又不影响三铝的走线（只损失竖直三铝1um的走线宽度），整个2mm的ADD四铝线分割为16根150um的四铝线，既解决了天线效应，又变得版图拼接也很容易实现。时钟网络也需要考虑天线效应，考虑到实现的难易性，我们直接通过加NAC来解决，因为根据DRC规则，一个面积不大NAC可以解决大于3mm走线长度的天线效应，满足时钟网络防止天线效应的要求。

电荷迁移效应：EM效应由电流密度决定。在FDT200K－1试验芯片中，我们通过选择合适的电源线宽度和通孔数量来解决。通过功耗仿真，如果内部单元全部利用，电路工作在50Mhz，而且内部信号平均一个周期有一半翻转，则所有cluster的总电流为40mA，smic0.18um工艺1um铝线承受1mA电流，因此，我们设计的电源环宽度为50um，并由两组电源供电。

最后，为了保证芯片制造时候各层的平整性，以及CMP（化学机械抛光）的要求，我们为版图加入了冗余金属层（dummy metal）。

*芯片版图见附录1

4.5本章小结

本章主要分析了可编程逻辑单元的结构；总结了版图设计的心得；介绍了互连结构与编程下载模块。对于FPGA芯片来说，

这个几个部分是最为关键的，对现有结构的分析与总结对下一版芯片设计显得尤为重要，尽管还没有拿到样片测试，但就目前对FDT200K-1的Schematic的分析，还没有发现有重大疏忽的地方，当然在分析与总结中也发现了现有结构的一些不完善的地方，本人所负责的可编程逻辑单元的改进型结构将在第五章作较为详细的阐述。

第五章改进型可编程逻辑单元结构

FDT200K第一版实验芯片已于2005年3月18日提交MPW(多项目晶圆)交付中芯国际流片。交付流片后我们再次对芯片结构进行了研究，发现现有的可编程逻辑单元还有一些地方是可以改进的。为了FDT200K第二版试验芯片作优化，我设计了一些新的结构。本章陈述的内容是改进后的逻辑单元结构。

5.1FDT200K-1可编程逻辑单元的不足

5.1.1FDT200K-1逻辑单元不能实现进位位本位输出

在原有的可编程逻辑单元结构中(图4-3)，在利用快速进位模块实现行波进位加法器时，由于快速进位信号直接送到下一级快速进位模块和路径控制模块，不能在进行本位计算的CLB中输出，因此加计算结构的最高位进位位不能与本位一起输出，而是需要多用一个逻辑单元实现进位位输出，这样一来增加的延迟二来面积上多占用了一个逻辑单元，降低了性能和面积利用率。

5.1.2E输入端未充分利用

如第三章中所述，E可以作为5输入逻辑的一个输入端、触发器数据输入端、时序控制中的一种。经过FPGA项目组评估小组用大量benchmark评估后，发现E输入端的使用频率通常低于A、B、C输入端，在一定程度上降低了芯片资源的利用率。

5.1.3OUTA/OUTB输出不够灵活

在实际应用中，经常出现一个输出要送到多个目的端的情况。在原有的逻辑单元结构中OUTA与OUTB都是单输出结构，

所以要实现多输出就必须利用互连资源，这在一定程度上加大了互连资源的压力，此外利用互连资源实现的多输出延迟也较大(经过的晶体管数目较多)，不利于高速电路的实现。此外由于组合逻辑输出(OUTA)拥有的互连通道数目要比时序逻辑输出(OUTB)拥有的互连通道数目多很多[sunj05]，因此当时序输出需要大量通道数目的时会给互连资源带来很大压力，甚至导致无法布线。

5.2改进后的可编程逻辑单元结构

在任何一个芯片设计中，性能的提升在很大程度上是以牺牲面积为代价的。FPGA设计的基本原则之一是尽可能提高资源利用率。由于现有逻辑级单元有一个比较成熟的结构，所以我们在针对逻辑单元优化时，原则是不推翻现有结构，而是在现有结构的基础上以尽可能小的面积代价换取性能的提升和更高的资源利用率。

经过综合考虑，改进后的可编程逻辑单元结构如图5－2所示。对比原有逻辑单元结构（图4－3），改进后的逻辑单元中增加了图中阴影部分的结构：三个数据选择器和一个Buffer以及一个输出OUTC。MUX3的功能是在E0和快速进位输出中选择一

个输出到互连。正如5.1.2中所述，E端的利用率不高，在这里我们参考了一些商用FPGA结构，让E端能够直接穿过逻辑单元输出，这样的好处是当E端闲置时可以作为互连资源使用，减轻了外部互连资源的压力。由于OUTC需要作为互连资源使用，为了提高驱动能力，所以增加了一个Buffer。MUX1和MUX2的功能是：当组合逻辑输出和时序逻辑输出两者只有一个使用时可以利用两个输出单元的互连资源，并且驱动能力提高一倍，此外组合逻辑输出和时序逻辑输出可以互换，这样时序输出也可以使用组合逻辑输出的互连资源，进一步提高了布线的灵活性。

5.3改进后的可编程逻辑单元仿真

由于改进后的逻辑单元结构相对于原逻辑单元结构在关键路径上增加了一级数据选择器，这就导致关键路径上的延迟会有所增加，因此本人对新的结构用HSPICE进行了仿真，以验证新结构的可行性。由于项目涉及保密协议，因此不提供Schematic和晶体管参数。

表5-1中列出了仿真结果，对比原逻辑单元的仿真结果（表5-2）关键路径A->OUTA的延迟在标准条件下从0.80ns增加到了0.88ns；在最差条件下从1.30ns增加到了1.45ns，增加了约10%，FPGA中绝大部分延迟是由互连资源产生的，所以由于新结构逻辑单元增加的延迟（约0.1ns）从整个芯片的角度来看可以忽略。还有一点需要说明的是表5-1中，A->OUTA/OUTB是指OUTA 与OUTB同时由一个LUT驱动并同时输出的情况，表中数据显示双输出情况下相对于单输出延迟仅增加5%，验证了双输出的可行性。

表5-1

*TNTP是指标准工艺SNSP是指最差工艺

*负载为100fF(相当于20个传输管的电容)

5.4本章小结

本章主要介绍了改进后的逻辑单元结构。优化的逻辑单元结构相对于原逻辑单元的优势在于：

1.针对快速进位的输出作了优化

2.提高了E端的利用率

3.提高了组合逻辑输出和时序逻辑输出利用互连的灵活性