74253 TTL 三态输出双4选1数据选择器 复工器
? 2000 Fairchild Semiconductor Corporation DS006416
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August 1986Revised March 2000
DM74LS253 3-STATE Data Selector/Multiplexer
DM74LS253
3-STATE Data Selector/Multiplexer
General Description
Each of these Schottky-clamped data selectors/multiplex-ers contains inverters and drivers to supply fully comple-mentary, on-chip, binary decoding data selection to the AND-OR gates. Separate output control inputs are pro-vided for each of the two four-line sections.
The 3-STATE outputs can interface directly with data lines of bus-organized systems. With all but one of the common outputs disabled (at a high impedance state), the low impedance of the single enabled output will drive the bus line to a HIGH or LOW logic level.
Features
s 3-STATE version of DM74LS153 with same pinout s Schottky-diode-clamped transistors s Permit multiplexing from N-lines to one line s Performs parallel-to-serial conversion s Strobe/output control
s High fanout totem-pole outputs s Typical propagation delay
Data to output 12 ns Select to output
21 ns
s Typical power dissipation 35 mW
Ordering Code:
Devices also available in T ape and Reel. Specify by appending the suffix letter “X” to the ordering code.
Connection Diagram Function Table
Address Inputs A and B are common to both sections.H = HIGH Level L = LOW Level X = Don't Care
Z = High Impedance (OFF)
Order Number Package Number
Package Description
DM74LS253M M16A 16-Lead Small Outline Integrated Circuit (SOIC), JEDEC MS-012, 0.150 Narrow DM74LS253N
N16E
16-Lead Plastic Dual-In-Line Package (PDIP), JEDEC MS-001, 0.300 Wide
Select Data Inputs
Output Output
Inputs Control B A C0C1C2C3G Y X X X X X X H Z L L L X X X L L L L H X X X L H L H X L X X L L L H X H X X L H H L X X L X L L H L X X H X L H H H X X X L L L H
H
X
X
X
H
L
H
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D M 74L S 253
Logic Diagram
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DM74LS253
Absolute Maximum Ratings (Note 1)
Note 1: The “Absolute Maximum Ratings” are those values beyond which the safety of the device cannot be guaranteed. The device should not be operated at these limits. The parametric values defined in the “Electrical Characteristics” table are not guaranteed at the absolute maximum ratings.The “Recommended Operating Conditions” table will define the conditions for actual device operation.
Recommended Operating Conditions
Electrical Characteristics
over recommended operating free air temperature range (unless otherwise noted)Note 2: All typicals are at V CC = 5V, T A = 25°C.
Note 3: Not more than one output should be shorted at a time, and the duration should not exceed one second.Note 4: I CC1 is measured with all outputs OPEN, and all the inputs grounded.
Note 5: I CC2 is measured with the outputs OPEN, OUTPUT CONTROL at 4.5V and all other inputs grounded.
Supply Voltage 7V Input Voltage
7V
Operating Free Air Temperature Range 0°C to +70°C Storage Temperature Range
?65°C to +150°C
Symbol Parameter
Min Nom Max Units V CC Supply Voltage
4.755
5.25
V V IH HIGH Level Input Voltage 2
V V IL LOW Level Input Voltage 0.8V I OH HIGH Level Output Current ?2.6mA I OL LOW Level Output Current 24mA T A
Free Air Operating Temperature
70
°C
Symbol Parameter
Conditions
Min
Typ Max Units (Note 2)
V I Input Clamp Voltage V CC = Min, I I = ?18 mA ?1.5
V V OH HIGH Level V CC = Min, I OH = Max 2.4
3.1
V
Output Voltage V IL = Max, V IH = Min V OL
LOW Level V CC = Min, I OL = Max
0.5Output Voltage
V IL = Max, V IH = Min V
I OL = 12 mA, V CC = Min 0.4I I Input Current @ Max Input Voltage V CC = Max, V I = 7V 0.1mA I IH HIGH Level Input Current V CC = Max, V I = 2.7V 20μA I IL LOW Level Input Current V CC = Max, V I = 0.4V ?0.4mA I OZH Off-State Output Current with V CC = Max, V O = 2.7V 20μA HIGH Level Output Voltage Applied V IH = Min, V IL = Max I OZL Off-State Output Current with V CC = Max, V O = 0.4?20μA LOW Level Output Voltage Applied V IH = Min, V IL = Max I OS Short Circuit Output Current V CC = Max (Note 3)?20
?100mA I CC1Supply Current V CC = Max (Note 4)712mA I CC2
Supply Current
V CC = Max (Note 5)
8.5
14
mA
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D M 74L S 253
Switching Characteristics
at V CC = 5V and T A = 25°C
Note 6: C L = 5 pF.
From (Input)
R L = 667?
Symbol Parameter
To (Output)
C L = 45 pF C L = 150 pF Units
Min
Max Min
Max t PLH Propagation Delay Time Data to Y 2535ns LOW-to-HIGH Level Output t PHL Propagation Delay Time Data to Y 2030ns HIGH-to-LOW Level Output t PLH Propagation Delay Time Select to Y 4554ns LOW-to-HIGH Level Output t PHL Propagation Delay Time Select to Y 3244ns HIGH-to-LOW Level Output t PZH Output Enable Time to Output 1832ns HIGH Level Output Control to Y t PZL Output Enable Time to Output 2335
ns LOW Level Output Control to Y t PHZ Output Disable Time from Output 41ns HIGH Level Output (Note 6)Control to Y t PLZ
Output Disable Time from Output 27
ns LOW Level Output (Note 6)
Control to Y
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DM74LS253
Physical Dimensions inches (millimeters) unless otherwise noted
16-Lead Small Outline Integrated Circuit (SOIC), JEDEC MS-012, 0.150 Narrow
Package Number M16A
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6
D M 74L S 253 3-S T A T
E D a t a S e l e c t o r /M u l t i p l e x e r
Physical Dimensions inches (millimeters) unless otherwise noted (Continued)
16-Lead Plastic Dual-In-Line Package (PDIP), JEDEC MS-001, 0.300 Wide
Package Number N16E
Fairchild does not assume any responsibility for use of any circuitry described, no circuit patent licenses are implied and Fairchild reserves the right at any time without notice to change said circuitry and specifications.LIFE SUPPORT POLICY
FAIRCHILD’S PRODUCTS ARE NOT AUTHORIZED FOR USE AS CRITICAL COMPONENTS IN LIFE SUPPORT DEVICES OR SYSTEMS WITHOUT THE EXPRESS WRITTEN APPROVAL OF THE PRESIDENT OF FAIRCHILD SEMICONDUCTOR CORPORATION. As used herein:1.Life support devices or systems are devices or systems which, (a) are intended for surgical implant into the body, or (b) support or sustain life, and (c) whose failure to perform when properly used in accordance with instructions for use provided in the labeling, can be rea-sonably expected to result in a significant injury to the user. 2. A critical component in any component of a life support device or system whose failure to perform can be rea-sonably expected to cause the failure of the life support device or system, or to affect its safety or effectiveness.
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选一数据选择器word版
目录 1 版图设计概要 (1) 2 数据选择器简介 (2) 3 八选一数据选择器的设计 (4) 4 各模块设计 (6) 4.1五输入与门的设计 (6) 4.2八输入或门的设计 (8) 4.3反相器 (10) 4 实验总结 (12) 参考文献 (13)
1 版图设计概要 IC（“集成电路”）产业是全球高新技术产业的前沿与核心，是最具活力和挑战性的战略产业。自2000年来，在国家政策的大力支持下，我国集成电路产业得到了长足的发展，而作为集成电路产业最前沿的设计业更是呈现出“百花齐放”的繁荣景象,作为产业命脉的IC设计人才，在IC产业最集中的长三角地区也仅仅只有几千人。所以拥有一定工作经验的设计工程师，据国内知名猎头公司烽火猎聘公司数据显示IC已成为人才猎头公司争相角逐的“宠儿”。 IC版图设计是指将前端设计产生的门级网表通过EDA设计工具进行布局布线和进行物理验证并最终产生供制造用的GDSII数据的过程。其主要工作职责有：芯片物理结构分析、逻辑分析、建立后端设计流程、版图布局布线、版图编辑、版图物理验证、联络代工厂并提交生产数据。作为连接设计与制造的桥梁，合格的版图设计人员既要懂得IC设计、版图设计方面的专业知识，还要熟悉制程厂的工作流程、制程原理等相关知识。 版图设计在大学阶段课程教学使用软件为Tanner该软件有L-Edit、S-Edit、T-Spice、W-Edit和LVS组成。 Tanner集成电路设计软件是由Tanner Research公司开发的基于Windows 平台的用于集成电路设计的工具软件。该软件功能十分强大，易学易用，包括S-Edit，T-Spice，W-Edit，L-Edit与LVS，从电路设计、分析模拟到电路布局一应俱全。其中的L-Edit版图编辑器在国内应用广泛，具有很高知名度。 L-Edit Pro是Tanner EDA软件公司所出品的一个IC设计和验证的高性能软件系统模块，具有高效率，交互式等特点，强大而且完善的功能包括从IC设计到输出，以及最后的加工服务，完全可以媲美百万美元级的IC设计软件。L-EditPro包含IC设计编辑器(Layout Editor)、自动布线系统(Standard Cell Place & Route)、线上设计规则检查器（DRC）、组件特性提取器（Device Extractor）、设计布局与电路netlist的比较器(LVS)、CMOS Library、Marco Library，这些模块组成了一个完整的IC设计与验证解决方案。L-Edit Pro丰富完善的功能为每个IC设计者和生产商提供了快速、易用、精确的设计版图的系统。
EDA课程设计报告-16选1选择器
课程设计报告 课程名称数字逻辑课程设计 课题任务一 16选1选择器设计 课题任务二 JK触发器的设计 专业 班级
学号 姓名 指导教师 2013-12-8
课程设计任务书 课程名称数字逻辑课程设计课题任务一 16选1选择器设计课题任务二 JK触发器的设计
专业班级网络工程 学生 学号 指导老师 审批 任务书下达日期： 2011年 12月 14日 任务完成日期：2011年 12月 31日 前言 Quartus® II design 是最高级和复杂的，用于system-on-a-programmable-chip (SOPC)的设计环境。 QuartusII design 提供完善的timing closure 和LogicLock? 基于块的设计流程。QuartusII design是唯一一个包括以timing closure 和基于块的设计流为基本特征的programmable logic device (PLD)的软件。 Quartus II 设计软件改进了性能、提升了功能性、解决了潜在的设计延迟等，在工业领域率先提供FPGA与mask-programmed devices开发的统一工作流程Quartus II 是Altera公司的综合性PLD开发软件，支持原理图、VHDL、VerilogHDL以及AHDL（Altera Hardware Description Language）等多种设计输入形 式，嵌自有的综合器以及仿真器，可以完成 从设计输入到硬件配置的完整PLD设计流程。 Quartus II可以在XP、Linux以及Unix 上使用，除了可以使用Tcl脚本完成设计流
2选1多路选择器 EDA实验报告
EDA实验报告 学生姓名：asfmla;m 学号：eafvpa[cv专业班级：电子3班 组合电路设计 一、实验目的 熟悉quartusⅡ的VHDL文本设计全过程，学习简单组合电路的设计、多层次电路设计、仿真。 二、实验内容 实验内容：首先利用quartusⅡ完成2选1多路选择器（例4-3）的文本编译输入（mux21a.vhd）和仿真测试等步骤，最后在实验系统上硬件测试，验证此设计的功能。将此多路选择器看成一个元件mux21a，利用元件例化语句描述成三选一，然后进行编译、综合、仿真。引脚锁定以及硬件下载测试。建议选实验电路模式5，用键1（PIO0）控制s0；用键2（PIO1）控制s1；a3、a2和a1分别接clock5、clock0和clock2；输出信号outy仍接扬声器spker。通过短路帽选择clock0接256HZ信号，clock5接1024HZ信号，clock2接8HZ信号。最后选行编译、下载和硬件测试实验。 三、实验器材 Quartus II软件。 四、设计思路/原理图 五、实验程序 实验内容1：二选一： library ieee; use ieee.std_logic_1164.all; entity mux21a is port(a,b: in std_logic; s: in std_logic; y: out std_logic); end entity; architecture dataflow of mux21a is begin
y<=a when s='0' else b; end architecture; 实验内容2：三选一 library ieee; use ieee.std_logic_1164.all; entity mux31a is port(a1,a2,a3: in std_logic; s0,s1: in std_logic; outy: out std_logic); end entity mux31a; architecture m31a of mux31a is component mux21a port( a,b: in std_logic; s: in std_logic; y: out std_logic); end component; signal tmp: std_logic; begin u1: mux21a port map(a=>a2,b=>a3,s=>s0,y=>tmp); u2: mux21a port map(a=>a1,b=>tmp,s=>s1,y=>outy); end architecture; 六、实验步骤 在E盘新建一个文件夹，用于存放工程。打开quartus，新建工程，然后选择新建VHDL 文件，命名为mux21a。在VHDL编辑窗口中输入实验程序后，进行编译、仿真；在实验一的基础上，新建VHDL文件，命名为mux31a。在VHDL编辑窗口中输入实验程序后，进行编译、综合、仿真；最后进行硬件测试。 七、仿真波形分析 二选一波形： 分析：当s=0时，y=a；当s=1时，y=b。 三选一综合图形及其波形
2输入数据选择器(mux2)集成电路课设报告
课程设计任务书 学生姓名：助人为乐专业班级：不计得失 指导教师：一定过工作单位：信息工程学院 题目: 二输入数据选择器版图设计 初始条件： 计算机、ORCAD软件、L-EDIT软件 要求完成的主要任务: 1、课程设计工作量：2周 2、技术要求： （1）学习ORCAD软件、L-EDIT软件软件。 （2）设计一个二输入数据选择器电路。 （3）利用ORCAD软件、L-EDIT软件对该电路进行系统设计、电路设计和版图设计，并进行相应的设计、模拟和仿真工作。 3、查阅至少5篇参考文献。按《武汉理工大学课程设计工作规范》要求撰写设计报告书。全文用A4纸打印，图纸应符合绘图规范。 时间安排： 2013.11.22布置课程设计任务、选题；讲解课程设计具体实施计划与课程设计报告格式的要求；课程设计答疑事项。 2013.11.25-11.27学习ORCAD软件、L-EDIT软件，查阅相关资料，复习所设计内容的基本理论知识。 2013.11.28-12.5对二输入数据选择器电路进行设计仿真工作，完成课设报告的撰写。 2013.12.6提交课程设计报告，进行答辩。 指导教师签名：年月日 系主任（或责任教师）签名：年月日
目录 1.绪论 (2) 2.软件简介 (3) 2.1Cadence简介 (3) 2.2L-edit简介 (3) 3.二输入多路选择器电路设计及仿真 (4) 3.1数据选择器原理 (4) 3.2电路原理图的绘制 (5) 3.3电路图仿真 (6) 4.集成电路版图设计 (7) 4.1CMOS数字电路基本单元版图设计 (7) 4.1.1反相器版图设计 (7) 4.1.2与非门版图设计 (8) 4.2整体版图设计 (9) 4.3设计规则的验证及结果 (9) 5.总结 (10) 参考文献 (11)
EDA技术与应用的二选一选择器
EDA 技术与应用的二选一选择器 学院名称： 东方学院 专 业： 电子信息工程 班 级： 学 号： 姓 名： 指导教师姓名： 指导教师职称： 2007年 4 月24日 JIANGSU TEACHERS UNIVERSITY OF TECHNOLOGY 本科课程设计（论文）
二选一选择器 一.设计目的 1.学习VHDL编程； 2.进一步熟悉实验箱电路； 二.设计指标及功能要求 设计指标： （1）对所设计的小系统功能正确分析； （2）基于VHDL语言描述系统的功能； （3）在QUARTUSⅡ环境中编译通过； （4）仿真通过，并得到正确的波形； （5）给出相应设计报告； 功能要求：1.用VHDL语言设计可控加减计数器； 2.至少两层电路，底层有三种元件； 3.使得其执行可控加，减记数； 三.实验步骤 1.建立Light目录，用于存放本实验所建立的文本 2.点击“File New”,在出现的对话框中，选择“VHDL File”进入文本编辑器。 3.输入VHDL语言源文件。 4.点“Save as”，保存该源文件。 5.进行编译，点“start compilation”,若语句有错会有提示，修改后重新编译直到无错误。
6.点“File New”,选择“Vector Waveform File”,建立仿真输入文件. 7.点“End time”,输入终止时间（表示波形长度）.点“light”将所有信号选中或部分选中。点“start simulation”.运行波形，直至正确。 四、电路工作原理 首先，用异或门控制输入端，加一个脉冲信号。在其后方分别加上加法计数器和减法计数器：来一个脉冲，当异或门输出为0时，减法计数器开始工作，当输出为1时，加法计数器工作。这样，利用给异或门加不同的信号来控制加减计数器。 五.各子模块设计与调试过程 library ieee; use ieee.std_logic_1164.all; entity ora is port(a:in std_logic; b:out std_logic); end entity; architecture one of ora is begin b<=not a; end architecture;
16选1多多路数据选择器设计
EDA实验报告 1.实验目的 1.掌握组合逻辑电路的设计方法； 2.熟悉并行信号赋值语句； 2. 实验条件 1.输入：拨码开关； 2.输去：发光二极管； 芯片：epm7128slc84-15； 3. 实验内容 1.设计并实现16选1数据选择； 4.实验原理 EN=1时，关闭导通。EN=0时，工作正常。 2.VHDL程序 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY AAA IS
PORT(SEL:IN STD_LOGIC_VECTOR(3 DOWNTO 0); DATA:IN STD_LOGIC_VECTOR(15 DOWNTO 0); EN:IN STD_LOGIC; OUTPUT:OUT STD_LOGIC); END ENTITY AAA; ARCHITECTURE MIH OF AAA IS SIGNAL OUTTEN:STD_LOGIC; BEGIN OUTTEN<=DATA(0) WHEN SEL="0000" ELSE DATA(1) WHEN SEL="0001" ELSE DATA(2) WHEN SEL="0010" ELSE DATA(3) WHEN SEL="0011" ELSE DATA(4) WHEN SEL="0100" ELSE DATA(5) WHEN SEL="0101" ELSE DATA(6) WHEN SEL="0110" ELSE DATA(7) WHEN SEL="0111" ELSE DATA(8) WHEN SEL="1000" ELSE DATA(9) WHEN SEL="1001" ELSE DATA(10) WHEN SEL="1010" ELSE DATA(11) WHEN SEL="1011" ELSE DATA(12) WHEN SEL="1100" ELSE DATA(13) WHEN SEL="1101" ELSE DATA(14) WHEN SEL="1110" ELSE DATA(15) WHEN SEL="1111" ELSE '0'; WITH EN SELECT OUTPUT<=OUTTEN WHEN '0', 'Z' WHEN OTHERS; END ARCHITECTURE MIH;
用数据选择器设计组合逻辑电路
用数据选择器设计组合逻辑电路 一、用一片四选一数据选择器实现逻辑函数：BC C A C AB Y ++=//// 要求写出分析与计算过程并画出连线图。 四选一数据选择器的功能表及逻辑图如下图所示。（10分） 解一： （1）选A 、B 作为数据选择器的地址码A 1、A 0，将逻辑函数变形为： ) ()()1()(//////////////////C AB C AB B A C B A ABC BC A BC A C B A C AB BC C A C AB Y +++=++++=++= （2）将变形后的逻辑函数与四选一数据选择器的输出逻辑式进行比较得： 013/0120/11/0/10A A D A A D A A D A A D Y +++= C D C D D C D ====3/21/0;;1; （3）连接电路：
解二： （1）、写出四选一数据选择器的逻辑表达式：（2分） S A A D A A D A A D A A D Y ?+++=)(013/0120/11/0/10 （2）、把所求逻辑函数的表达式变形：（4分） C AB C AB B A C B A ABC BC A BC A C B A C AB BC C A C AB Y )()(1)()(//////////////////++?+=++++=++= （3）、确定电路连接：（4分） 将上述两个表达式进行比较，可知应令： 1=S ，即0/=S 01;A B A A == C D C D D C D ====3/21/0;;1; （4）、画出连接图：（ 2分）
二、试用一片四选一数据选择器实现逻辑函数： ' +' ' = Y' + B C A AC BC A 要求写出详细的设计过程并画出连线图。四选一数据选择器的功能表及逻辑图如图（a）、(b)所示。（10分） 解： （1）、把所求逻辑函数的表达式变形：（4分） （2）、与四选一数据选择器的逻辑表达式进行比较，确定电路连接：（4分）（3）、画出连接图：（ 2分）
十六选一数据选择器
《组合逻辑电路的分析与设计》 十六选一数据选择器 院系：电子与信息工程学院
s GND 十六选一选择器 一、 实验目的 1、 熟悉中规模集成数据选择器的逻辑功能及测试方法。 2、 学习用集成数据选择器进行逻辑设计。 二、 实验仪器及材料 1、 数字电路实验箱。 2、 数字万用表。 3、 数据选择器74LS151两片。 4、 导线。 三、 实验原理 1、8选1数据选择器74LS151的简介 74LS151为互补输出的8选1数据选择器，弓I 脚排列如图所示，功能见表。 选择控制端（地址端）为C ?A ,按二进制译码，从8个输入数据DO ?D7中， 选择一个需要的数据送到输出端丫，S 为使能端，低电平有效。 （1） 使能端S = 1时，不论C ?A 状态如何，均无输出（丫= 0，S = 1），多 路开关被禁止。 （2） 使能端S = 0时，多路开关正常工作，根据地址码 C 、B 、A 的状态选择 D0?D7中某一个通道的数据输送到输出端 丫。 女口： CBA= 000,则选择D0数据到输出端，即Y = Dd 女口： CBA= 001,则选择D1数据到输出端,即Y = D1,其余类推。2、74LS151 的引脚图如下图（一）所示： V CC D4 D5 O? A H 1C 14 13 12 IO 9 1 - 」 74LS151
图（一） 3、74LS151的功能表如下表（一）所示： 74LS151 功能表： 表（一） 4、数据选择器 数据选择器（multiplexer ）又称为多路开关，是一种重要的组合逻辑部件，它可以实现从多路数据传输中选择任何一路信号输出，选择的控制由专列的端口编码决定，称为地址码，数据选择器可以完成很多的逻辑功能，例如函数发生器、并串转换器、波形产生器等。 5、四选一数据选择器电路如下图图（一）
实验二4选1数据选择器的设计
实验二 4选1数据选择器的设计 实验学时：2学时 实验类型：设计 实验要求：必做 一、实验目的 通过实验让学生掌握组合逻辑电路的EDA原理图输入设计法，通过电路的仿真和硬件验证，让学生进一步了解4选1数据选择器的功能。 二、实验原理 数据选择器又叫“多路开关”。数据选择器在地址码（或叫选择控制）电位的控制下，从几个数据输入中选择一个并将其送到一个公共的输出端。数据选择器的功能类似一个多掷开关。数据选择器为目前逻辑设计中应用十分广泛的逻辑部件，它有2选1、4选1、8选1、16选1等类别。数据选择器的电路结构一般由于活门阵列而成，也有用传输门开关和门电路混合而成的。 图1 4选1数据选择器原理图 图1是一个4选1数据选择器，d3—d0是数据输入端，s1和s0是控制输入端，y是4选1数据输出端。 三、实验内容 设计并实现一个4选1数据选择器，要求根据原理图写出它的逻辑关系，并利用开发工具软件对其进行编译和仿真，最后通过实验开发系统对其进行硬件验证。
四、实验步骤 1）在Maxplus2的图形编辑方式下，从prim元件库中调出4选1数据选择器电路所需要的元件。并按照图1所示的原理电路，完成4选1数据选择器原理图的输入设计。 2）保存好原理图文件，以为文件名保存在工程目录中。执行Compiler命令对设计文件进行编译。执行Create Default Symbol命令，可为4选1数据选择器生成一个元件符号。 3）在波形编辑方式下，编辑的波形文件，并完成输入信号d3,d2,d1和d0，控制信号s1和s0电平的设置。波形文件编辑结束后以为波形文件名存盘。执行仿真器Simulator命令，仿真开始，观察仿真波形进行设计电路的功能验证。 五、实验结果 1. 4选1数据选择器的逻辑功能及真值表 2.仿真波形
十六选一数据选择器资料
十六选一数据选择器
《组合逻辑电路的分 析与设计》 十六选一数据选择器 院系：电子与信息工程学 院
十六选一选择器 一、实验目的 1、熟悉中规模集成数据选择器的逻辑功能及测试方法。 2、学习用集成数据选择器进行逻辑设计。 二、实验仪器及材料 1、数字电路实验箱。 2、数字万用表。 3、数据选择器74LS151两片。 4、导线。 三、实验原理 1、8选1数据选择器74LS151的简介 74LS151为互补输出的8选1数据选择器，引脚排列如图所示，功能见表。 选择控制端（地址端）为C～A，按二进制译码，从8个输入数据D0～D7中，选择一个需要的数据送到输出端Y，S为使能端，低电平有效。 （1）使能端S＝1时，不论C～A状态如何，均无输出（Y＝0，S＝1），多路开关被禁止。 （2）使能端S＝0时，多路开关正常工作，根据地址码C、B、A的状态选择D0～D7中某一个通道的数据输送到输出端Y。 如：CBA＝000，则选择D0数据到输出端，即Y＝D0。 如：CBA＝001，则选择D1数据到输出端,即Y＝D1，其余类推。2、 74LS151的引脚图如下图（一）所示：
图（一）3、74LS151的功能表如下表（一）所示：74LS151功能表:
表（一） 4、数据选择器 数据选择器（multiplexer）又称为多路开关，是一种重要的组合逻辑部件，它可以实现从多路数据传输中选择任何一路信号输出，选择的控制由专列的端口编码决定，称为地址码，数据选择器可以完成很多的逻辑功能，例如函数发生器、并串转换器、波形产生器等。 5、四选一数据选择器电路如下图图（一）
4选1及16选1的数据选择器
4选1的数据选择器 library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity mux41 is port(a,b,c,d:in std_logic; s:in std_logic_vector(1 downto 0); y:out std_logic); end; architecture one of mux41 is begin y<= a when s=0 else b when s=1 else c when s=2 else d; end; 16选1数据选择器 library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity mux161 is port(ain,bin,cin,din,ein,fin,gin,hin,iin,jin,kin,lin,min,nin,oin,pin:in std_logic; s1,s2:in std_logic_vector(1 downto 0); y:out std_logic); end; architecture one of mux161 is component mux41 port(a,b,c,d:in std_logic; s:in std_logic_vector(1 downto 0); y:out std_logic); end component; signal e,f,g,h:std_logic; begin u1:mux41 port map(ain,bin,cin,din,s1,e); u2:mux41 port map(ein,fin,gin,hin,s1,f); u3:mux41 port map(iin,jin,kin,lin,s1,g); u4:mux41 port map(min,nin,oin,pin,s1,h); u5:mux41 port map(e,f,g,h,s2,y); end;
十六选一数据选择器
《组合逻辑电路的分 析与设计》 十六选一数据选择器 院系：电子与信息工程学院 十六选一选择器 一、实验目的 1、熟悉中规模集成数据选择器的逻辑功能及测试方法。
2、学习用集成数据选择器进行逻辑设计。 二、实验仪器及材料 1、数字电路实验箱。 2、数字万用表。 3、数据选择器74LS151两片。 4、导线。 三、实验原理 1、8选1数据选择器74LS151的简介 74LS151为互补输出的8选1数据选择器，引脚排列如图所示，功能见表。 选择控制端（地址端）为C～A，按二进制译码，从8个输入数据D0～D7中，选择一个需要的数据送到输出端Y，S为使能端，低电平有效。 （1）使能端S＝1时，不论C～A状态如何，均无输出（Y＝0，S＝1），多路开关被禁止。 （2）使能端S＝0时，多路开关正常工作，根据地址码C、B、A的状态选择D0～D7中某一个通道的数据输送到输出端Y。 如：CBA＝000，则选择D0数据到输出端，即Y＝D0。 如：CBA＝001，则选择D1数据到输出端,即Y＝D1，其余类推。2、74LS151的引脚图如下图（一）所示： 图（一） 3、74LS151的功能表如下表（一）所示： 74LS151功能表:
表（一） 4、数据选择器 数据选择器（multiplexer）又称为多路开关，是一种重要的组合逻辑部件，它可以实现从多路数据传输中选择任何一路信号输出，选择的控制由专列的端口编码决定，称为地址码，数据选择器可以完成很多的逻辑功能，例如函数发生器、并串转换器、波形产生器等。 5、四选一数据选择器电路如下图图（一）
图（一） 6、三个地址输入端A2、A1、A0， 八个数据输入端D0~D7， 如下图图（二） 图（二）7、实验时连接图如下图图（三）：
数字电路实验报告-4选1数据选择器及其应用
电学实验报告模板 实验原理 数据选择器的功能类似一个单刀多掷开关,如图1所示。数据选择器在地址码的控制下，从多路数据输入中选择其中一个并将其送到一个公共的输出端。 图1 数据选择器示意图 1. 4选1数据选择器
图2 4选1数据选择器及其逻辑 图2所示为4选1数据选择器及其逻辑。该电路有4路输入数据和为地址输入。为使能控制端，当时，数据选择器正常工作；当时，数据选择器的输出被锁定在“0”，不能选择。 由图2（b）可以得到该数据选择器的逻辑函数式为 (1) 2. 用4选1数据选择器扩展成8选1数据选择器 8选1数据选择器有8路数据输入，3位地址输入。如果用4选1数据选择器实现8选1，需要2片4选1数据选择器，如图所示。其中,是通过4选1数据选择器的使能控制端接入的。由图5并根据式（1），可以得到 显然实现了8选1的逻辑功能。
图5 用4选1数据选择器扩展成8选1数据选择器实验仪器
实验内容及步骤 1. 测试和验证74HC153的逻辑功能 （1）集成电路芯片74HC153引脚图 74HC153是双4选1数据选择器，芯片内部包含两个独立的、完全相同的4选1数据选择器。图7-5所示为引脚图。每一个4选1数据选择器都设置了一个使能控制端。两个4选1数据选择器共享地址输入端。 图6 74HC151引脚图 （2）测试和验证74HC153的逻辑功能 按图7连接电路。实验数据记录在表7-1。验证74HC153的逻辑功能。
图7 测试74HC151的逻辑功能实验电路 表1 （3）用一片74HC153扩展成8选1数据选择器
图8 74HC153扩展成8选1数据选择器实验电路按图8连接电路。实验数据记录在表2。验证电路的逻辑功能。 表2
1实验一 2选1多路选择器
东莞理工学院实验报告 专业班级:电子信息工程技术1班姓名:陈瀚瑜学号:200831307124 指导教师: 卢贵主地点:8B 日期: xxxxx 实验一2选1多路选择器 1、实验目的： 熟悉了解软件Quartus II的界面及其操作，以一个简单的程序初步地跑一遍Quartus II的程序设计流程。通过这个典型的组合电路模块，给出相关的语法规则的说明由此进入对VHDL的深入了解的历程。要让自己能掌握在Quartus环境下新建程序文件、新建工程并编写程序、进行综合以及时序仿真功能。 2、实验设备： 一台装有Quartus II 9.0软件的计算机一台。 3、设计原理: 此实验是一个2选1的多路选择器，既然是两个选一个，当然有两个输入端a,b数据通道，然后有一个输入通道是选择控制信号s，一个输出通道y。当s的取值分别为0或1时，输出端y就分别输出来自输入口a或b。 4、实验内容: 1、打开Quartus II 9.0软件，新建VHDL FILE，保存跟实体一样的名称mux21a。 2、在FILE下按New Project Wizard,找到…\mux21a选中将加入工程，然后选择目标芯片 ACEX1K、分装为TQFP、管口144、速度级别3，然后选择下面的EP1130TC144。 3、根据原理设计代码，如下： LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY mux21a is PORT(a,s,b:IN STD_LOGIC; y:OUT STD_LOGIC); END ENTITY mux21a; ARCHITECTURE BHV OF mux21a IS SIGNAL d:STD_LOGIC; SIGNAL e:STD_LOGIC; BEGIN d<=a AND (NOT s); e<=b AND s; y<=d OR e; END ARCHITECTURE BHV; 4、编译processing-start compilation.
2选1数据选择器的VHDL描述
2选1数据选择器的VHDL描述 ENTITY mux21a IS PORT( a, b : IN BIT ; s : IN BIT; y : OUT BIT ) ; END ENTITY mux21a ; ARCHITECTURE one OF mux21a IS BEGIN y <= a WHEN s = '0' ELSE b ; END ARCHITECTURE one ; 译码器的设计 architecture dec_behave of e1 is signal sel : std_logic_vector( 0 to 3) ; begin sel(0) <= en ; sel(1) <= a(0) ; sel(2) <= a(1) ; sel(3) <= a(2) ; with sel select y <= "00000001" when "1000", "00000010" when "1001", "00000100" when "1010", "00001000" when "1011", "00010000" when "1100", "00100000" when "1101", "01000000" when "1110", "10000000" when "1111", "00000000" when others ; end dec_behave ; 8-3优先编码器 library IEEE; ……; entity encoder83 is port (ind: in std_logic_vector(7 downto 0);
outd: out std_logic_vector(2 downto 0)); end ; architecture behave of encoder83 is begin process (ind) begin if ind (7) = ‘1' then outd<= "111"; elsif ind (6) = ‘1' then outd<= "110"; elsif ind (5) = ‘1' then outd<= "101"; elsif ind (4) = ‘1' then outd<= "100"; elsif ind (3 )= ‘1' then outd<= "011"; elsif ind (2) = ‘1' then outd<= "010"; elsif ind (1) = ‘1' then outd<= "001"; elsif ind (0) = ‘1' then outd<= "000"; else outd<= "000"; end if; end process; end behave;
74253 TTL 三态输出双4选1数据选择器 复工器
? 2000 Fairchild Semiconductor Corporation DS006416 https://www.360docs.net/doc/6730009.html, August 1986Revised March 2000 DM74LS253 3-STATE Data Selector/Multiplexer DM74LS253 3-STATE Data Selector/Multiplexer General Description Each of these Schottky-clamped data selectors/multiplex-ers contains inverters and drivers to supply fully comple-mentary, on-chip, binary decoding data selection to the AND-OR gates. Separate output control inputs are pro-vided for each of the two four-line sections. The 3-STATE outputs can interface directly with data lines of bus-organized systems. With all but one of the common outputs disabled (at a high impedance state), the low impedance of the single enabled output will drive the bus line to a HIGH or LOW logic level. Features s 3-STATE version of DM74LS153 with same pinout s Schottky-diode-clamped transistors s Permit multiplexing from N-lines to one line s Performs parallel-to-serial conversion s Strobe/output control s High fanout totem-pole outputs s Typical propagation delay Data to output 12 ns Select to output 21 ns s Typical power dissipation 35 mW Ordering Code: Devices also available in T ape and Reel. Specify by appending the suffix letter “X” to the ordering code. Connection Diagram Function Table Address Inputs A and B are common to both sections.H = HIGH Level L = LOW Level X = Don't Care Z = High Impedance (OFF) Order Number Package Number Package Description DM74LS253M M16A 16-Lead Small Outline Integrated Circuit (SOIC), JEDEC MS-012, 0.150 Narrow DM74LS253N N16E 16-Lead Plastic Dual-In-Line Package (PDIP), JEDEC MS-001, 0.300 Wide Select Data Inputs Output Output Inputs Control B A C0C1C2C3G Y X X X X X X H Z L L L X X X L L L L H X X X L H L H X L X X L L L H X H X X L H H L X X L X L L H L X X H X L H H H X X X L L L H H X X X H L H
二选一数据选择器报告
EDA实验报告 组合电路设计 一、实验目的 1、熟悉quartusⅡ的VHDL文本设计全过程， 2、学习简单组合电路的设计、多层次电路设计、仿真和硬件测试。 二、实验内容 1、实验内容2：将此多路选择器看成一个元件mux21a，利用元件例化语句描述成三选一，然后进行编译、综合、仿真。 2、实验内容3：引脚锁定以及硬件下载测试。选实验电路模式5，用键1（PIO0）控制s0；用键2（PIO1）控制s1；a 3、a2和a1分别接clock5、clock0和clock2；输出信号outy仍接spker，通过短路帽选择clock0接256Hz信号，clock5接1024Hz信号，aclock2接8 Hz信号。最后进行编译、下载和硬件测试实验。 三、实验器材 PC机一台、Quartus II软件、EDA实验箱一台、下载电缆一根（已接好）。四、实验程序 实验内容2：三选一 library ieee; use ieee.std_logic_1164.all; entity muxk is port(a1,a2,a3: in std_logic; s0,s1: in std_logic; outy: out std_logic); end entity muxk; architecture bhv of muxk is component mux21a port( a,b: in std_logic; s: in std_logic; y: out std_logic); end component; signal tmp: std_logic; begin u1: mux21a port map(a=>a2,b=>a3,s=>s0,y=>tmp); u2: mux21a port map(a=>a1,b=>tmp,s=>s1,y=>outy); end architecture bhv; 五、实验步骤 实验二：在实验一的基础上，新建VHDL文件，命名为muxk。在VHDL编辑窗口中输入实验程序后，进行编译、综合、仿真。 实验三：
二选一数据选择器
二选一数据选择器 目录 一：数据选择器的基本原理 (3) 二电路逻辑功能 (2) 2.1 电路逻辑图 (2) 2.2真值表与表达式 (3) 2.3电路设计及仿真 (3) 三版图设计 (5) 3.1总体版图设计及DRC验证 (5) 3.1.1数据选择器版图设计步骤 (5) 3.1.2版图验证 (8) 3.2版图仿真 (9) 四数据选择器版图LVS对比 (10) 五结论及体会 (12)
一：数据选择器的基本原理 数据选择器是指经过选择，把多个通道的数据传送到唯一的公共数据通道上去，实现数据选择功能的逻辑电路称为数据选择器。它的作用相当于多个输入的单刀多掷开关，其示意图如下： 图1 n位通道选择信号 数据选择器除了可以实现一些组合逻辑功能以外，还可以做分时多路传输电路、函数发生器及数码比较器等。常见的数据选择器有4选1、8选1、16选1电路。 在多路数据传送过程中，能够根据需要将其中任意一路选出来的电路，叫做数据选择器 数据选择器(MUX)的逻辑功能是在地址选择信号的控制下，从多路数据中选择一路数据作为输出信号 下图所示为二选一数据选择器原理图，a,b为输入端，sel为控制端，out为输出端 图1-1数据选择器原理图 二电路逻辑功能 2.1 电路逻辑图 =+(S是数据选择控制端，S为0时选择A，为1时选S择B） Y SA SB 要实现2选1选择器，逻辑电路图如下所示
图2-1数据选择器逻辑电路图 2.2真值表与表达式 二选一数据选择器逻辑表达式为：Y SA SB =+ 根据逻辑表达式所列真值表如下图所示 图2-2数据选择器真值表图 2.3电路设计及仿真 根据原理电路图并使用S-Edit 软件设计出数据选择器的电路图及对应符号图 如下： S A B Y 0 1 1 1 1 0 1 0 1 0 0 0 0 1 1 1 1 1 0 0 0 1 1 0
四选一数据选择器实验报告
四选一数据选择器 11微电子 黄跃 1117426021 【实验目的】 1．四选一数据选择器， 2．学习Verilog HDL 文本文件进行逻辑设计输入； 3．学习设计仿真工具modelsim 的使用方法； 【实验内容】 1. 实现四选一数据选择器的“ Verilog ”语言设计。 2. 设计仿真文件，进行验证。 【实验原理】 数据选择器又称为多路转换器或多路开关，它是数字系统中常用的一种典型电路。其主要功能是从多路数据中选择其中一路信号发送出去。所以它是一个多输入、单输出的组合逻辑电路。 4选1数据选择器的元件符号如图一所示，其中D0、D1、D2、D3是4位数据输入端，A0和A0是控制输入端，Y 是数据输出端。当A1A0=00时，输出Y=D1；A1A0=01时，Y=D1；A1A0=10时，Y=D2；A1A0=11，Y=D3。 。
由真值表写出输出逻辑表达式 301201101001)()()()(D A A D A A D A A D A A F +++= 由逻辑表达式做出逻辑电路图。 【程序源代码】 module mux4_1(sel,in,out); input [1:0] sel; input [3:0] in; output out; reg out; always@(sel or in) begin case ({sel[1],sel[0]}) 2'b00: out=in[0]; 2'b01: out=in[1]; 2'b10: out=in[2]; 2'b11: out=in[3]; default: out=1'bx; endcase end
实验四 数据选择器的设计
实验四数据选择器的设计 一、实验目的 1、掌握中规模集成数据选择器的逻辑功能及使用方法 2、学习用数据选择器构成组合逻辑电路的方法 二、预习内容 1、复习数据选择器的工作原理； 2、用数据选择器对实验内容中各函数式进行预设计； 三、实验设备与器件 1、＋5V直流电源 2、逻辑电平开关 3、逻辑电平显示器 4、74LS151（或CC4512） 74LS153（或CC4539） 四、设计方法与实例 数据选择器又叫“多路开关”。数据选择器在地址码（或叫选择控制）电位的控制下，从几个数据输入中选择一个并将其送到一个公共的输出端。数据选择 器的功能类似一个多掷开关，如图4－1所示，图中有四路数据D 0～D 3 ，通过选 择控制信号 A 1、A （地址码）从四路数据中选中某一路数据送至输出端Q。数据 选择器为目前逻辑设计中应用十分广泛的逻辑部件，它有2选1、4选1、8选1、16选1等类别。 数据选择器的电路结构一般由与或门阵列组成，也有用传输门开关和门电路混合而成的。 1、八选一数据选择器74LS151 74LS151为互补输出的8选1数据选择器，引脚排列如图4－2，功能如表4－1。 选择控制端（地址端）为A 2～A ，按二进制译码，从8个输入数据D ～D 7 中， 选择一个需要的数据送到输出端Q，S为使能端，低电平有效。 1）使能端S＝1时，不论A 2～A 状态如何，均无输出（Q＝0，Q＝1），多 路开关被禁止。 图4－1 4选1数据选择器示意图
2）使能端S ＝0时，多路开关正常工作，根据地址码A 2、A 1、A 0的状态选 择D 0～D 7中某一个通道的数据输送到输出端Q 。 如：A 2A 1A 0＝000，则选择D 0数据到输出端，即Q ＝D 0。 如：A 2A 1A 0＝001，则选择D 1数据到输出端,即Q ＝D 1，其余类推。 2、双四选一数据选择器 74LS153 所谓双4选1数据选择器就是在一块 集成芯片上有两个4选1数据选择器。 引脚排列如图4－3，功能如表4 －2。 图4 －3 74LS153引脚功 能 S 1、S 2为两个独立的使能端； A 1、A 0为公用的地址输入端；1D 0～1D 3和2D 0～2D 3分别为两个4选1数据选择器的数据输入端；Q 1、Q 2为两个输出端。 1）当使能端S 1（S 2）＝1时，多路开关被禁止，无输出，Q ＝0。 2）当使能端S 1（S 2）＝0时，多路开关正常工作，根据地址码A 1、A 0的状态，将相应的数据D 0～D 3送到输出端Q 。 如：A 1A 0＝00 则选择D O 数据到输出端，即Q ＝D 0。 A 1A 0＝01 则选择D 1数据到输出端，即Q ＝D 1，其余类推。 数据选择器的用途很多，例如多通道传输，数码比较，并行码变串行码，以及实现逻辑函数等。 3、数据选择器的应用—实现逻辑函数 例1：用8选1数据选择器74LS151实现函数 图 4－ 2 74LS151引脚排列 表4-2