数字信号分析仪

毕业论文数字信号传输性能分析仪

专业：电气工程及其自动化班级：08电气班

学生姓名：马建林

指导教师：彭世林

完成时间：2012年3月15日

基于FPGA的数字信号传输性能分析仪的设计

马建林,彭世林

（陇东学院电气工程学院，甘肃庆阳 745000）

摘要:在参阅和理解相关文献的基础上，运用FPGA的有关知识，设计了数字信号传输性能分析仪。该简易数字信号传输性能分析仪的设计实现以Altera公司Cyclone II系列EP2C8Q208C8为核心控制器件、Quartus II 9.0开发软件为设计工具。由数字信号发生器、低通滤波器、伪随机信号发生器和数字信号分析电路等模块组成。运用VHDL语言，通过数值计算和仿真技术对数字信号传输性能进行分析与测试。数字信号发生器产生数字信号V1和相应的时钟信号V1-clock；低通滤波器对V1进行滤波，输出V2信号；伪随机信号发生器产生伪随机信号V3，V3经电容C后与V2信号叠加得到作为数字信号分析电路的输入信号V2a；数字信号分析电路得到输出信号V4和提取的同步信号V4-syn。所得结果将为数字信号传输性能的分析与测试提供辅助手段。

关键词:数字信号；低通滤波器；伪随机信号；同步信号

Digital Signal Transmission Performance Analyzer

Jianlin-Ma，Shilin-Peng

（Electrical Engineering College，Longdong University，Qingyang 745000，Gansu，China）

Abstract: with reference the understanding and on the basis of related literatures,the use of the knowledge about the FPGA,design the digital signal transmission performance analyzer.This simple digital signal transmission performance analyzer to realize the design of Altera company Cyclone II EP2C8Q208C8 series for the core control device,Quartus II 9.0 development software for the design tools.By digital signal generator,low pass filter,pseudo random signal generator and digital signal analysis circuit https://www.360docs.net/doc/6813321423.html,e VHDL language,through the numerical calculation and simulation technology of digital signal transmission performance analysis and test.Digital signal generator to create a digital signal V1 and corresponding clock signal V1-clock;Low pass filter to filtering V1 and V2 signal output;Pseudo random signal generator produces pseudo random signal V3,after the capacitance C and V3 signals that get V2 as a digital signal analysis circuit of the input signal V2a ; Digital signal analysis circuit get output signal and the synchronized signal extracted V4 and V4-syn . The results for the performance will be the analysis and tests provide assistant method.

Key word:Digital signal；Low pass filter；Pseudo random signal；Synchronous signal

目录

1设计任务 (1)

1.1 要求 (1)

1.1.1基本要求 (1)

1.1.2 发挥部分 (2)

2数字信号分析电路的方案论证与选择方案论证 (2)

3理论分析与计算 (3)

3.1曼彻斯特编码 (3)

3.2 伪随机信号 (3)

4电路与程序设计 (5)

4.1电路的设计 (5)

4.1.1数字信号发生器及伪随机信号框图 (5)

4.1.2 低通滤波器原理及电路原理图 (5)

4.1.3 数字信号分析电路 (9)

4.2程序的设计 (10)

4.2.1数字信号发生器的程序设计流程图 (10)

4.2.2伪随机信号发生器的程序设计流程图 (11)

4.2.3数字信号分析电路的程序设计流程图 (11)

5测试方法与结果 (11)

5.1测试仪器 (11)

5.2测试方法 (11)

5.3 测试结果及分析 (12)

参考文献: (13)

附录1 数字信号发生器的部分源程序 (14)

附录2 伪随机信号发生器的部分源程序 (15)

1 设计任务

设计一个简易数字信号传输性能分析仪，实现数字信号传输性能测试；同时，设计三个低通滤波器和一个伪随机信号发生器用来模拟传输信道。简易数字信号传输性能分析仪的框图如图1所示。图中，V 1和V 1-clock 是数字信号发生器产生的数字信号和相应的时钟信号；V 2是经过滤波器滤波后的输出信号；V 3是伪随机信号发生器产生的伪随机信号；V 2a 是V 2信号与经过电容 C 的V 3信号之和，作为数字信号分析电路的输入信号；V 4和V 4-syn 数字信号分析电路输出的信号和提取的同步信号。

1.1 要求

1.1.1 基本要求

（1）设计并制作一个数字信号发生器：

a ）数字信号V 1为8

4

3

2

1)(x x x x x f ++++=的m 序列，其时钟信号为V 1-clock ； b ）数据率为10~100kbps ，按10kbps 步进可调。数据率误差绝对值不大于1％； c ）输出信号为TTL 电平。

（2）设计三个低通滤波器，用来模拟传输信道的幅频特性： a ）每个滤波器带外衰减不少于40dB /十倍频程；

b ）三个滤波器的截止频率分别为100kHz 、200kHz 、500kHz ，截止频率误差绝对值不大于10％；

c ）滤波器的通带增益A F 在0.2~4.0范围内可调。 （3）设计一个伪随机信号发生器用来模拟信道噪声： a ）伪随机信号V 3为12

5

4

1)(x x x x x f ++++=的m 序列； b ）数据率为10Mbps ，误差绝对值不大于1％；

c ）输出信号峰峰值为100mV ，误差绝对值不大于10% 。

简易数字信号传输性能分析仪框图

（4）利用数字信号发生器产生的时钟信号V 1-clock 进行同步，显示数字信号V 2a 的信号眼图，并测试眼幅度。 1.1.2 发挥部分

（1）要求数字信号发生器输出的V 1采用曼彻斯特编码。

（2）要求数字信号分析电路能从V 2a 中提取同步信号V 4-syn 并输出；同时，利用所提取的同步信号V 4-syn 进行同步，正确显示数字信号V 2a 的信号眼图。

（3）要求伪随机信号发生器输出信号V 3幅度可调，V 3的峰峰值范围为100mV~TTL 电平。 （4）改进数字信号分析电路，在尽量低的信噪比下能从V 2a 中提取同步信号V 4-syn ，并正确显示V 2a 的信号眼图。 （5）其他。

2 数字信号分析电路的方案论证与选择方案论证

在数字信号分析电路中，时钟分离模块是非常重要的组成部分。下面对其方案进行论证选择。

方案一：

常用时钟分离模块电路如图1所示。

该模块将曼彻斯特码自带的时钟信号分离，得到clk2_en ，并在该信号有效(高电平)时采样，经过三级寄存器保持输出的曼彻斯特码信号rx_data_reg_2。采样时刻总出现在每个码元正负电平的中点处，而这也是曼彻斯特码采样的最佳时刻。

方案二：选择远大于波特率的时钟作为计数脉冲，分别对曼彻斯特码信号的每个高低电平期间进行计数，然后选择计数值中较小计数值，则此值描述了同步时钟的半周期。 该方案简单易懂，且容易采用Quartus II 开发软件在FPGA 芯片上实现。

set

rx_data_reg_0 rx_data_reg_1

edge_check

rx_data_reg_2

rx_dat e ≥1

clk 图1 常用时钟分离模块电路图

cnt_clk2 计数模块

DFF3

DFF1 时钟产生

clk2_en

比较器

DFF2 SET

D Q

CLR Q SET

D Q

CLR Q SET

D

Q

CLR Q

综合以上两种方案，选择方案二。

3理论分析与计算

3.1曼彻斯特编码

曼彻斯特编码（Manchester Encoding ），也叫做相位编码(PE )，是一个同步时钟编码技术，被物理层使用来编码一个同步位流的时钟和数据。曼彻斯特编码提供一个简单的方式给编码简单的二进制序列而没有长的周期没有转换级别，因而防止时钟同步的丢失，或来自低频率位移在贫乏补偿的模拟链接位错误。在这个技术下，实际上的二进制数据被传输通过这个电缆，不是作为一个序列的逻辑1或0来发送的（技术上叫做反向不归零制(NRZ )）。相反地，这些位被转换为一个稍微不同的格式，它通过使用直接的二进制编码有很多的优点。

在曼彻斯特编码中，每一位的中间有一跳变，位中间的跳变既作时钟信号，又作数据信号；从高到低跳变表示"1"，从低到高跳变表示"0"。还有一种是差分曼彻斯特编码，每位中间的跳变仅提供时钟定时，而用每位开始时有无跳变表示"0"或"1"，有跳变为"0"，无跳变为"1"。各种曼彻斯特编码模式的不同时序如图2所示。

3.2 伪随机信号

在通信系统中，随机噪声会使模拟信号产生失真、数字信号出现误码。并且，它还是限制信道容量的一个重要因素。因此，人们经常希望消除或减小通信系统中的随机噪声。另一方面，有时人们会希望获得随机噪声。例如，在实验室中对通信设备或系统性能进行测试时，可能要故意加入一定的随机噪声。又如，为了实现可靠的保密通信，也希望利用随机噪声。为了上述目的，必须能够获得符合要求的随机噪声。

伪随机噪声具有类似于随机噪声的某些统计特性，同时又能够重复产生。由于它具有随机噪声的优点，又避免了随机噪声的缺点，因此获得了日益广泛的实际应用。目前广泛应用的伪

图2 各种曼彻斯特编码模式的不同时序

随机噪声都是由周期性数字序列经过滤波等处理后得出的。这种周期性数字序列称为伪随机序列，有时又称为伪随机信号和伪随机码。

m 序列是最长线性反馈移位寄存器序列的简称。它是由带线性反馈的移存器产生的周期最长的序列。我们常常希望用尽可能少的级数产生尽可能多长的序列。一般来说，一个n 级线性反馈移存器可能产生的最长周期等于（2n -1）。线性反馈移位寄存器原理方框图如图3。

由于带有反馈，因此在移位脉冲作用下，移位寄存器各级的状态将不断变化，通常移位寄存器的最后一级做输出，输出序列为{}......110-=n k a a a a 。

输出序列是一个周期序列。其特性由移位寄存器的级数、初始状态、反馈逻辑以及时钟速率(决定着输出码元的宽度)所决定。当移位寄存器的级数及时钟一定时，输出序列就由移位寄存器的初始状态及反馈逻辑完全确定。当初始状态为全零状态时，移位寄存器输出全0序列。为了避免这种情况，需设置全0排除电路。

设一个n 级移存器的初始状态为：a -1 a -2 a -3……a -n ，经过１次移位后，状态变为a 0 a -1……a -n+1。经过n 次移位后，状态为a n-1 a n-2……a 0，再移位1次时，移存器左端新得到的输入a n ，如下所示，可以写为：

∑=----=⊕⊕⊕⊕=n

i i

n i n n n n n a c a c a c a c a c a 1

0112211

i c 的取值决定了移位寄存器的反馈连接和序列的结构，故i c 是一个很重要的参量。用特征方

程表示为：

∑==++++=n

i i

i n

n x c x c x c x c c x f 1

2

210)(

根据题目的要求，v 1信号的产生，其特征方程为:

84321)(x x x x x f ++++=

则：

C 0=C 2=C 3=C 4=C 8=1，C 1=C 5=C 6=C 7=0

而v 3信号的特征方程为：

a n-2

＋

＋

＋

C 0=1

输出 a k

图3 线性反馈移位寄存器原理方框图

a n-1 a

1 a 0

C n =1

C n-1

C 2

C 1

13431)(x x x x x f ++++=

可得到：

C 0=C 1=C 3=C 4=C 13=1，其余Ci 均为0

即：

C 2=C 5=C 6=C 7=C 8=C 9=C 10=C 11=C 12=0

因此按照这一特征方程可构成的反馈移存器，根据所构成的反馈移存器，通过编写VHDL 语言产生m 序列。

4电路与程序设计

4.1电路的设计

4.1.1数字信号发生器及伪随机信号框图 数字信号发生器框图如图4所示。

4.1.2 低通滤波器原理及电路原理图

在测量与控制系统中，传感器输出的信号一般需要经过滤波放大后才能进行后续处理，滤波是信号处理系统不可缺少的环节之一。滤波器就是选频电路，能选择性地通过或阻止（抑制）某频段信号的电路，在数据采集、信号处理和通信系统等领域具有重要作用。根据其通过（或阻止）信号的频率可分为低通滤波器、高通滤波器、带通滤波器和带阻滤波器。低通滤波器是容许所有低于截止频率的信号通过，但高于截止频率的信号不能通过的电子滤波装置，可以用来滤除高于截止频率的信号谐波成分和干扰信号。

图4 数字信号发生器框图

PIN_23

VCC

clk

INPUT PIN_61

VCC

load

INPUT PIN_60

VCC

key s1

INPUT PIN_191

qb

OUTPUT PIN_173

10mout

OUTPUT

PIN_181

v 1clock

OUTPUT

PIN_176

v 3

OUTPUT clk

clk_1clk_2clk_3clk_4clk_5clk_6clk_7clk_8clk_9clk_10

f en

inst

CLK LOAD CLK1QB

QB1

SHFRT

inst1

Stratix

inclk0 f requency : 50.000 MHz Operation Mode: Normal Clk Ratio Ph (dg)DC (%)c0

1/5

0.00

50.00

inclk0

c0

pll

inst4

key _in clk_in

clk_out

pl

inst2

本设计主要通过Filter Solutions Trial10.0软件确定滤波器的阶数n 及其参数与波形图；显然一阶滤波器是无法达到要求的，考虑到误差与电路的简洁选用低通二阶Chebyshev 滤波器。

（1）截止频率为100kHz 的滤波器 a ）电路图如图5所示

b ）时域响应图如图6所示

c ）频域响应图如图7所示

图6 截止频率为100kHz 的滤波器时域响应特性

图5 截止频率为100kHz 的滤波器原理图

(2)截止频率为200kHz 的滤波器 a ）电路图如图8所示

b )时域响应图如图9所示

c ）频域响应图如图10所示

图8 截止频率为200kHz 的滤波器原理图

图7 截止频率为100kHz 的滤波器频域响应特性

图9 截止频率为200kHz 的滤波器时域响应特性

(3)截止频率为500kHz 的滤波器 a ）电路图如图11所示

b )时域响应图如图12所示

图10 截止频率为200kHz 的滤波器频域响应特性

图11 截止频率为500kHz 的滤波器原理图

c ）频域响应图如图13所示

4.1.3 数字信号分析电路

在数字信号分析电路中，TLC0820AC 的作用是将输入的模拟信号转换为8位数字信号输出到数码管。通过数码管的亮暗变化观察经过低通滤波器的输出信号。TLC0820AC 是德州仪器公司推出的采用先进LinCMOS 工艺制造的8位A/D 转换器，它由2个4位的闪速（FLASH ）转换器，1个4 位的数模转换器，1个加法（误差）放大器，控制逻辑电路和结果锁存电路组成。TLC0820AC 引脚排列如图14所示。

图13 截止频率为500kHz 的滤波器频域响应特性

图12 截止频率为500kHz 的滤波器时域响应特性

TLC0820AC 引脚功能如表1所示。

表1 TLC0820AC 引脚功能

引脚号 名 称 I/O 说明 1 ANLGLN

I 模拟输入端

13 CS

I 片选端，CS 须保持低电平以便ADC 识别RD 或WR

2 D0 O 数据端，3态数据输出，位0（LSB ）

3 D1 O 数据端，3态数据输出，位1

4 D2 O 数据端，3态数据输出，位2

5 D3 O 数据端，3态数据输出，位3 14 D4 O 数据端，3态数据输出，位4 15 D5 O 数据端，3态数据输出，位5 1

6 D6 O 数据端，3态数据输出，位6

17 D7 O 数据端，3态数据输出，位7（MSB ）

10 GND

O 地 9

INT

O

中断

7 MODE I

方式选择。MODE 通过类似下拉电阻的50A 电流源与

GND 相连。当MODE 低电平选择读方式。当MODE 高电平选择写-读方式

4.2程序的设计

4.2.1数字信号发生器的程序设计流程图

数字信号发生器的程序设计流程图如图15所示。

图14 TLC0820AC 引脚排列图

输出数字信号V

利用截止频率100KHz 的低通滤波器进行滤波

利用NRZ 码和Clock 时钟异或实现曼彻斯特编码

利用移位寄存器产生数字信号m 序列

4.2.2伪随机信号发生器的程序设计流程图

伪随机信号发生器的程序设计流程图如图16所示。

4.2.3 数字信号分析电路的程序设计流程图

设DIN 是数据输入，Count0对低电平计数，Count1对高电平计数，Count 为Count0 和Count1两者之间的最小值，通过以count 为范Plus 是最终输出的同步时钟。提取同步时钟的程序设计流程图如图17所示。 提取同步时钟的算法步骤如下：第一步首先利用

10MHZ 的时钟对接收信号进行采样，当10MHZ 信号出现上升沿时对输入信号进行采样计数，分别对高电平和低电平持续时间进行分析，利用计数程序计算高电平和低电平的时间。第二步求出两个时间中的最小值。第三步利用最小值来计数，利用分频原理来实现对同步时钟的提取。

5测试方法与结果

5.1测试仪器

测试仪器：模拟示波器；信号发生器；数字万用表；直流稳压电源

5.2测试方法

1、硬件测试

低通滤波器测试：分别接通截止频率为100KHz 、200KHz 和500KHz 的低通滤波器，将

Count0计数

Count1计数

N

Y

Count

Count0

Count

Count1

N Y Count0>Count1

延时T*count Plus 求反 Plus 输出

即为同步脉冲

DIN=1

图17 提取同步时钟的程序设计流程图

利用移位寄存器产生噪

声m 序列

利用5KHz 电位器调节噪声增益 通过0.1uF 的电容对噪声信号进行处理

输出噪声

图16 伪随机信号发生器的程序设计流程图

输入频率设置为对应的截止频率，输出端（即V2）用示波器测量，调节电位器使滤波器的通带增益在0.2~4.0范围内变化。

TLC0820测试：接通TLC0820改变输入幅值，观察数码管的亮暗变化情况。

2、软件仿真测试

数字信号发生器的输出信号仿真图如图18 所示。

图18 数字信号发生器的输出信号的仿真图

提取同步时钟的仿真图如图19所示。

图19提取同步时钟的仿真图

3、硬件软件联调

使用STC-ISP V4.80软件将程序下载至FPGA芯片，通过示波器测量相关数据。5.3测试结果及分析

根据上述测试数据，由此可以得出以下结论：

1、本设计可以产生符合要求的信号及噪声并实现曼彻斯特编码。

2、设计的三个低通滤波器可以满足截止频率及通带增益。

3、接收模块可提取曼彻斯特编码的同步信号，并实现解码。

综上所述，本设计达到设计要求。

参考文献:

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[10]王划一，杨西侠.自动控制原理[M].北京：国防工业出版社，2010

IF CLK'EVENT AND CLK ='1' THEN

IF LOAD ='0' THEN REG8 :="11111111";

ELSE

REGL :=REG8(6)XOR REG8(5) XOR REG8(4) XOR REG8(0);

REGH :=REG8(0);

REG8(6 DOWNTO 0) :=REG8(7 DOWNTO 1);

REG8(7) :=REGL;

END IF;

END IF;

QB<=REGH XOR CLK;

ZAOSHEN: PROCESS (CLK1,LOAD)

VARIABLE REG12: STD_LOGIC_VECTOR(11 DOWNTO 0);

VARIABLE REG12L: STD_LOGIC;

VARIABLE REG12H: STD_LOGIC;

BEGIN

IF CLK1'EVENT AND CLK1 ='1' THEN

IF LOAD ='0' THEN REG12 :="111111111111";

ELSE

REG12L :=REG12(11)XOR REG12(8) XOR REG12(7) XOR REG12(0);

REG12H :=REG12(0);

REG12(10 DOWNTO 0) :=REG12(11 DOWNTO 1);

REG12(11) :=REG12L;

END IF;

END IF;

QB1<=NOT(REG12H);

END PROCESS ZAOSHEN;

END behave;