基于FPGA的数字频率计的设计开题报告

毕业设计（论文）材料之二（2）

毕业设计(论文)开题报告

题目：基于FPGA的数字频率计

的设计

开题报告内容与要求

一、毕业设计（论文）内容及研究意义（价值）

数字频率计是计算机、通讯设备、音频视频等科研生成领域不可缺少的测量仪器，并且与许多电参量的测量方案、测量结果都有十分密切的关系。在数字电路中，频率计属于时序电路，它主要由具有记忆功能的触发器构成。在计算机，被广泛应用于航天、电子、测控等领域。实际的硬件设计用到的器件较多，连线比较复杂，而且会产生比较大的延时，造成测量误差大、可靠性差。随着可编程逻辑器件的广泛应用，以 EDA 工具作为开发平台，运用VHDL 语言，将使整个系统大大简化，从而提高整体的性能和可靠性。

本设计中包含由测频控制信号发生器模块、锁存器和译码显示模块，提出了采用VHDL语言设计一个复杂的电路系统, 运用自顶向下的设计思想, 将系统按功能逐层分割的层次化设计方法进行设计。在顶层对内部各功能块的连接关系和对外的接口关系进行了描述, 而功能块的逻辑功能和具体实现形式则由下一层模块来描述，各功能模块采用VHDL 语言描述。

二、毕业设计（论文）研究现状和发展趋势（文献综述）

在电子技术中，频率是最基本的参数之一，并且与许多电参量的测量方案、测量结果都有十分密切的关系，因此频率的测量就显得更为重要。测量频率的方法有多种,其中电子计数器测量频率具有精度高、使用方便、测量迅速，以及便于实现测量过程自动化等优点，是频率测量的重要手段之一。电子计数器测频有两种方式：一是直接测频法，即在一定闸门时间内测量被测信号的脉冲个数；二是间接测频法，如周期测频法。直接测频法适用于高频信号的频率测量，间接测频法适用于低频信号的频率测量。本文阐述了用VHDL语言设计了一个简单的数字频率计的过程。

而FPGA是英文Field Programmable Gate Arry的缩写，即现场可编程门阵列，它是在PAL、GAL、EPLD等可编程器件的基础上进一步发展的产物。它是作为专用集成电路（ASIC）领域中的一种半定制电路而出现的，既解决了定制电路的不足，又克服了原有可编程器件门电路数有限的缺点。

FPGA采用了逻辑单元阵列（LOA，Logic Cell Arry）这样一个新概念，内部包括可配置逻辑模块（CLB，Configurable Logic Block）、输入输出模块（IOB，Input Output Block）和内部连线（Interconnect）三个部分。FPGA的基本特点主要有：（1）采用FPGA 设计ASIC电路，用户不需要投片生产就能得到合用的芯片；2）FPGA可做其他全定制或半定制ASIC电路的试样片：（3）FPGA内部有丰富的触发器和I／O引脚；（4）FPGA是ASIC电路中设计周期最短、开发费用最低、风险最小的器件之一；（5）FPGA采用高速CHMOS工艺，功耗低，可以与CMOS、TTL电平兼容。可以说，FPGA芯片是小批量系统提高系统集成度和可靠性的最佳选择之一。

本设计中除被测信号的整形部分、键输入部分和数码显示部分以外, 其余全部在一片FPGA 芯片上实现, 整个设计过程变得十分透明、快捷和方便, 特别是对于各层次电路系统的工作时序的了解和把握显得尤为准确, 而且具有灵活的现场可更改性。在不更改硬件电路的基础上, 对系统进行各种改进还可以进一步提高系统的性能和测量频率的范围。该数字频率计具有高速、精确、可靠、抗干扰性强、而且可根据需要进一步提高其测量频率的范围而不需要更改硬件连接图, 具有现场可编程等优点。

FPGA技术正处于高速发展时期，新型芯片的规模越来越大，成本也越来越低，低端的FPGA已逐步取代了传统的数字元件，高端的FPGA不断在争夺ASIC的市场份额。先进的ASIC生产工艺已经被用于FPGA的生产，越来越丰富的处理器内核被嵌入到高端的

FPGA芯片中，基于FPGA的开发成为一项系统级设计工程。随着半导体制造工艺的不同提高，FPGA 的集成度将不断提高，制造成本将不断降低，其作为替代ASIC 来实现电子系统的前景将日趋光明。

三、毕业设计（论文）研究方案及工作计划（含工作重点与难点及拟采用的途径）

本设计是以FPGA为核心的数字频率设计，其模块结构图如下：

本设计中的重点是对A3P030的FPGA模块的设计，在设计动笔前，应首先对A3P030的有初步的了解，并在设计过程中慢慢分析，这也是本设计的一个难点。在本设计中对FPGA与各模块的接口电路设计也是一项需要花大量时间去投入，专研的。本设计的另一个难点就是对软件编程的调试，由于基本知识相对较少，所以现在开始要重视起来。

四、主要参考文献（不少于10篇，期刊类文献不少于7篇，应有一定数量的外文文献，至少附一篇引用的外文文献（3个页面以上）及其译文）

[1]潘松, 黄继业 .现代DSP 技术 [M] .西安: 西安电子科技大学出版社, 2003

[2]潘松, 黄继业.EDA 技术实用教程 [M] .北京: 科学技术出版社, 2002

[3]徐志军, 徐光辉.CPLD? FPGA 的开发与应用 [M] .北京:电子工业出版社, 2002

[4]王凤英. 基于FPGA 的数字频率计设计与仿真[J].内蒙古包头.内蒙古科技大学信息学院,2008

[5]杨守良.基于FPGA 的数字频率计的设计和实现[J] .重庆: 渝西学院物理学与电子信息工程系,2005

[6]程源,祝洪峰.基于的数字频率计的设计与制作[J].电子制作,2008.

[7]张兆莉蔡永泉王珏等. 基于 FPGA的数字频率计的设计与实现[J].北京工业大学，2006

[8]https://www.360docs.net/doc/6b4079920.html,/down/1396451/wolfking326

[9] 林晓焕，林刚.基于VHDL语言的数字频率计设计[J].西安工程学院学报，2005，19(3)

[10] 郭改枝.基于复杂可编程逻辑器件的数字频率计的设计与实现[J1.内蒙古师范大学学报，2005，34(4):35一37

[11] 张霞. 数字频率计的VHDL程序设计[J].现代电子技术,2001,(09) .

[12]谢小东,李良超.基于FPGA的等精度数字频率计设计[J].实验科学与技术, 2005

[13]James R, Ar mstrong F, Gail Gray . Design exp ressi on and Synthesis of VHDL [M ]. Cambridge: Harvard University Press, 2001

外文文献：参考文献节选

FPGA Development Flow

After you create the LabVIEW FPGA VI, you compile the code to run on the NI RIO hardware. Depending on the complexity of your code and the specifications of your development system, compile time for an FPGA VI can range from minutes to several hours. To maximize development productivity, with the R Series RIO devices you can use a bit-accurate emulation mode so you can verify the logic of your design before initiating the compile process. When you target the FPGA Device Emulator, LabVIEW accesses I/O from the device and executes the VI logic on the Windows development computer. In this mode, you can use the same debugging tools available in LabVIEW for Windows, such as execution highlighting, probes, and breakpoints.

Once the LabVIEW FPGA code is compiled, you create a LabVIEW host VI to integrate your NI RIO hardware into the rest of your PAC system. Figure 3 illustrates the development process for creating an FPGA application. The host VI uses controls and indicators on the FPGA VI front panel to transfer data between the FPGA on the RIO device and the host processing engine. These front panel objects are represented as data registers within the FPGA. The host computer can be either a PC or PXI controller running Windows or a PC, PXI controller, Compact Vision System, or CompactRIO controller running a real-time operating system (RTOS). In the above example, we exchange the set point, PID gains, loop rate, AI0, and AO0 data with the LabVIEW host VI.

Figure 3. LabVIEW FPGA Development Flow

The NI RIO device driver includes a set of functions to develop a communication interface to the FPGA. The first step in building a host VI is to open a reference to the FPGA VI and RIO device. The Open FPGA VI Reference function, as seen in Figure 2, also downloads and runs the compiled FPGA code during execution. After opening the reference, you read and write to the control and indicator registers on the FPGA using the Read/Write Control function. Once

you wire the FPGA reference into this function, you can simply select which controls and indicators you want to read and write to. You can enclose the FPGA Read/Write function within a While Loop to continuously read and write to the FPGA. Finally, the last function within the LabVIEW host VI in Figure 2 is the Close FPGA VI Reference function. The Close FPGA VI Reference function stops the FPGA VI and closes the reference to the device. Now you can download other compiled FPGA VIs to the device to change or modify its functionality.

The LabVIEW host VI can also be used to perform floating-point calculations, data logging, networking, and any calculations that do not fit within the FPGA fabric. For added determinism and reliability, you can run your host application on an RTOS with the LabVIEW Real-Time Module. LabVIEW Real-Time systems provide deterministic processing engines for functions performed synchronously or asynchronously to the FPGA. For example, floating-point arithmetic, including FFTs, PID calculations, and custom control algorithms, are often performed in the LabVIEW Real-Time environment. Relevant data can be stored on a LabVIEW Real-Time system or transferred to a Windows host computer for off-line analysis, data logging, or user interface displays. The architecture for this configuration is shown in Figure 4. Each NI PAC platform that offers RIO hardware can run LabVIEW Real-Time VIs.

Figure 4. Complete PAC Architecture Using LabVIEW FPGA, LabVIEW Real-Time and

Host PC

Within each R Series and CompactRIO device, there is flash memory available to store a compiled LabVIEW FPGA VI and run the application immediately upon power up of the device. In this configuration, as long as the FPGA has power, it runs the FPGA VI, even if the host computer crashes or is powered down. This is ideal for programming safety power down and power up sequences when unexpected events occur.

Using NI SoftMotion to Create Custom Motion Controllers

The NI SoftMotion Development Module for LabVIEW provides VIs and functions to help you build custom motion controllers as part of NI PAC hardware platforms that can include NI RIO devices, DAQ devices, and Compact FieldPoint. NI SoftMotion provides all of the functions that typically reside on a motion

controller DSP. With it, you can handle path planning, trajectory generation, and position and velocity loop control in the NI LabVIEW environment and then deploy the code on LabVIEW Real-Time or LabVIEW FPGA-based target hardware.

NI SoftMotion includes functions for trajectory generator and spline engine and examples with complete source code for supervisory control, position, and velocity control loop using the PID algorithm. Supervisory control and the trajectory generator run on a LabVIEW Real-Time target and run at millisecond loop rates. The spline engine and the control loop can run either on a LabVIEW Real-Time target at millisecond loop rates or on a LabVIEW FPGA target at microsecond loop rates.

中文翻译

FPGA开发流程

等你创建了LabVIEW FPGA VI后，应该编译将在NI的RIO硬件上运行的代码。根据你的代码的复杂性和开发系统的规格，为一个FPGA VI的编译时间将从数分钟到数小时不等。为了是开发效能最大，利用R系列的RIO设备，你可以用精确到1比特的仿真模式，那样就可以在开始编译进程之前检验你设计的逻辑。当你用FPGA仿真设备时，LabVIEW由该设备进行输入输出，并且在Windows电脑上执行VI的逻辑。在这种模式，你可以用LabVIEW里的针对Windows的相同调试工具，比如重点执行、探针、断点。

一旦LabVIEW FPGA的代码被编译，你就创建了一个LabVIEW “主机” VI来将你的NI RIO硬件整合到了PAC系统。图三阐明了创建FPGA应用程序的开发过程。“主机”VI运用在FPGA VI面板的控制器和指示器来在RIO设备上的FPGA和“主机”处理机械之间传递数据。这些面板被描述为FPGA上的数据寄存器。“主机”既可以是运行在Windows、个人计算机、PXI控制器或紧凑型视觉系统的PC或PXI控制器，也可以是运行在实时操作系统（RTOS）上的紧凑RIO控制器。在上面例子中，我们与LabVIEW主机VI交换了固定点、PID增长、循环速度、AIO、AOO数据。

图三.LabVIEW FPGA开发流程

NI的RIO设备驱动程序包括一系列为开发FPGA上通信接口的功能。构建主机VI的第一步是打开一个对FPGA VI和RIO设备的引用。打开了FPGA VI的引用，如图2，也就在执行时下载并运行了编译过的FPGA代码。打开引用后，你就能用读写控制函数对在FPGA上的控制器和指示器寄存器进行读写。一旦你将FPGA引用写到函数内，你只要选择你想读写的控制器和指示器就可以了。你可以将FPGA读写函数封装在while循环内一边持续地对FPGA进行读写。最后，图二中的LabVIEW主机VI的最后一个函数就是FPGA VI引用的关闭函数。它停止了FPGA VI并关闭了对设备的引用。现在你就能通过将其他的已编译FPGA VI下载到设备来更改它的功能了。

LabVIEW 主机VI也能用来进行浮点运算、数据记录、网络及任何不合适FPGA 构造的计算。因为增强了确定性与可靠性，你可以在一个有LabVIEW实时模块的RTOS （实时操作系统）上运行你的主机应用。LabVIEW实施系统能为与FPGA同时或不同时的功能提供确切的运算器。例如，浮点算法，包括快速傅里叶变换法、PID比例积分微分算法、自定义控制算法，经常在LabVIEW实时环境想下实现。相关的数据可以存到LabVIEW实时系统或转移到用来进行离线分析、数据记录、或用户界面显示的Windows 主机。这种结构的构造如图四。每个NI的提供RIO硬件的PAC平台都能运行LabVIEW 实时VI。

图四.利用LabVIEW FPGA、LabVIEW实时系统和主机的完整PAC结构

在每个R系列和紧凑RIO设备里都有可利用的闪存来存储已编译的LabVIEW 的FPGA VI，都能立即在设备的电源下运行应用程序。这种构造，因为FPGA有电源，它能运行FPGA VI，甚至在主机崩溃或断电时。当发生意外时这对安全编程的掉电上电序列是很理想的。

用NI SoftMotion控制器开发自定义运动控制器

函数NI 的SoftMotion开发模块可以包括NI RIO设备、DAQ设备和紧凑FieldPoint。它为LabVIEW提供VI和帮助你开发自定义运动控制器的函数，作为NI PAC 硬件平台的一部分。NI的SoftMotion控制器提供各种各样的函数，这些函数以存在运动控制器DSP上为特色。有了SoftMotion，你能解决路径设计、产生轨迹、NI LabVIEW

环境下的位置和速度循环控制，然后将编码展开在LabVIEW实时系统或基于LabVIEW FPGA的硬件。

NI SoftMotion控制包括轨线发生器、样条引擎和利用PID算法有完整源代码的监督控制、位置速度控制循环。监督控制和轨线发生器在LabVIEW实时目标下运行，而且运行在毫秒级循环速度。样条引擎和控制循环及可以运行在LabVIEW实施目标毫秒循环速度下，也可以在LabVIEW FPGA目标微妙循环速度下。